CN102098014A - 带有预放大器的互补循环折叠增益自举跨导运算放大器 - Google Patents
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Abstract
带有预放大器的互补输入的循环折叠运算跨导放大器，属于运算放大器技术领域。其特征在于：具有由N型晶体管(N1、N2、N3、N4)构成的预放大器，通过P型晶体管(P1、P2、P3、P4)和N型晶体管(N16、N17、N18、N19)互补输入，以及采用循环折叠增益自举跨导运算放大器结构来提高跨导运算放大器的单位增益带宽。本电路具有高单位增益带宽和低功耗的特点，符合集成电路目前研究和发展的方向。
Description
技术领域
本发明属于微电子学与固体电子学领域的超大规模集成电路设计，涉及一种新型增益自举放大器电路，可以用于模数转换电路，滤波器等模拟信号处理电路的设计。
背景技术
本发明涉及诸如高速模数转换器等高性能开关电容电路中高速增益自举运算放大器的设计。运算放大器是很多模拟电路最重要的模块之一，广泛应用于模数转换电路，滤波器等模拟信号处理电路中。通常决定了高性能开关电容电路能够达到的精度、速度和功耗等指标。在开关电容电路中，负载通常为纯电容性质，此时单级运算跨导放大器(OTA)功耗优于多级的运算放大器，并且带有增益自举结构的单级运算放大器可以提供非常高的增益。因此，传统的折叠式增益自举OTA放大器获得了广泛的应用。但是，传统的折叠式增益自举OTA放大器具有速度慢、功耗大等缺点。一方面，集成电路的工作速度日益提高；另一方面，目前消费电子领域，以电池为电力的移动便携设备要求电路的功耗尽可能低，从而延长移动便携设备的使用时间。
针对上述情况，本发明提出了一种具有互补输入的循环折叠增益自举OTA。
发明内容
为了克服现有折叠式增益自举OTA速度慢、功耗大的不足，本发明设计了新型带有预放大器的互补循环折叠增益自OTA。本发明目的在于提高增益自举OTA的单位增益带宽GBW，以提高运算放大器的工作速度，并降低增益自举OTA的功耗。使用本发明，可以提高诸如高性能模数转换器的高性能开关电容的速度，或者降低功耗。
本发明的特征在于，
含有：预放大器电路，P型互补输入支路，和所述P型互补输入支路相连的P型偏置电压晶体管部分、偏置尾电流晶体管对部分、共源共栅晶体管部分以及和所述共源共栅晶体管部分相连的辅助放大器，N型互补输入支路，和所述N型互补输入支路相连的N型偏置电压晶体管部分、偏置尾电流晶体管部分、共源共栅晶体管部分以及和所述共源共栅晶体管部分相连的辅助放大器，其中：
预放大器电路，含有：第一NMOS晶体管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4，和第五NMOS管N5，其中：
第五NMOS管N5源极接地，栅极接N型第一偏置电压Vbn1，
第一NMOS管N1的栅极接第一全差分信号VINN，
第二NMOS管N2的栅极接第二全差分信号VINP，
该第一NMOS管N1、第二NMOS管N2两者的源极彼此相连后接所述第五NMOS管N5的漏极，
第三NMOS管N3、第四NMOS管N4两者的栅极彼此相连后按N型第零偏置电压，两者的源极彼此相连后接电源电压VDD，
P型互补输入支路，含有：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4，其中：该第一PMOS管P1、第二PMOS管P2两者的栅极互联后接所述第一全差分信号VINN，该第三PMOS管P3、第四PMOS管P4两者的栅极互联后接所述第二全差分信号VINP，
与所述P型互补输入支路相连的所述P型偏置电压晶体管部分，其第五PMOS管P5源极接所述电源电压VDD，栅极接P型第一偏置电压Vbp1，漏极同时与所述第一到第四共四个PMOS管P1，P2，P3，P4的源极相连，
与所述P型互补输入支路相连的所述偏置尾电流晶体管部分，含有：第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管M9，其中：所述第六到第九共四个NMOS管N1，N2，N3，N4的源极都接地，所述第六NMOS管N6、第七NMOS管N7两者的栅极互连后接所述第三PMOS管P3的漏极，所述第八NMOS管N8、第九NMOS管N9两者的栅极互连后接所述第二PMOS管P2的漏极，所述第六NMOS管N6、第一PMOS管P1两者的漏极相连，
与所述P型互补输入支路相连的所述共源共栅晶体管对部分，含有：第十NMOS管N10、第十一NMOS管N11、第十三NMOS管N13和第十四NMOS管N14，其中：第十NMOS管N10的源极与所述第六NMOS管N6的漏极相连，第十一NMOS管N11的源极与所述第九NMOS管N9的漏极相邻啊，第十二NMOS管N12的源极和所述第七晶体管N7的漏极相连，第十三NMOS管N13的源极和所述第八NMOS管N8的漏极相连，第十二NMOS管N12的漏极和所述第三PMOS管P3的漏极相连，第十三NMOS管N13的漏极和所述第二PMOS管P2的漏极相连，第十二NMOS管N12、第十三NMOS管N13两者的栅极互连后接N型第二偏置电压Vbn2，
N型互补输入支路，含有：第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18和第十九NMOS管N19，其中：第十六NMOS晶体管N16、第十七NMOS管N17两者的栅极互连后接所述第一全差分信号VINN，第十八NMOS管N18、第十九NMOS管N19两者的栅极互连后接所述第二全差分信号VINP，
与所述互补输入支路相连的偏置电压晶体管部分，其第二十NMOS管N20源极接地，漏极同时与所述第十六到第十九共四个NMOS管N16、N17、N18、N19的漏极相连，该第二十NMOS管N20的栅极接共模控制信号VCMFB，
与所述N型互补输入支路相连的所述偏置尾电流晶体管部分，含有：第六PMOS管P6、第七PMOS管P7、第八PMOS管P8和第九PMOS管P9，其中，各源极互连后接所述电源电压VDD，第六PMOS管P6、第七PMOS管P7两者的栅极互连后接所述第十八NMOS管N18的漏极，第八PMOS管P8、第九PMOS管P9两者的栅极互连后接所述第七NMOS管N7的漏极，第六PMOS管P6的漏极、第十六MOS管N16两者的漏极相连，第九PMOS管P9、第十七NMOS管N17两者的漏极相连，
与所述N型互补输入支路相连的所述共源共栅晶体管对部分，含有：第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、和第十五PMOS管P15，其中，第十二PMOS管P12、第十三PMOS管P13两者的栅极互连后接P型第二偏置电压Vbp2，第十二PMOS管P12的源极与第七PMOS管P7的漏极相连，而该第十二PMOS管P12的漏极与所述第十八NMOS管N18的漏极相连，第十三PMOS管P13的源极与第八PMOS管P8的漏极相连，该第十三PMOS管P13的漏极与所述第十七NMOS管N17的漏极相连，第十四PMOS管P14的源极与第六PMOS管P6的漏极相连，而该第十四PMOS管P14的漏极与所述第十NMOS管N10的漏极相连后输出第一差分信号VOUTP，第十五PMOS管P15的源极与第九PMOS管P9的漏极相连，而该第十五PMOS管P15的漏极与所述第十一NMOS管N11的漏极相连后输出第二差分信号VOUTN，
辅助放大器，包含：Pboost放大器和Nboost放大器，其中：
Pboost放大器，电源电压正端接所述第六PMOS管P6的漏极，电源电压负端接所述第九PMOS管P9的漏极，该Pboost放大器的输出端把第一输出信号POUTP送往所述第十五PMOS管P15的栅极，负输出端输出第二输出信号POUTN，送往所述第十四PMOS管P14的栅极，PVCM端接N型偏置电压，
Nboost放大器，电源电压负端接第十一NMOS管N11的源极，电源电压正端接第十NMOS管N10的源极，该Nboost放大器的正输出端输出第三输出信号NOUTP送往所述第十一PMOS管P11的栅极，而负输出端输出第四输出信号NOUTN送往第十NMOS管N10，NVCM端接P型偏置电压。
附图说明
图1.本发明互补输入的循环折叠增益自举OTA的电路图。
图2.Pboost放大器电路图。
图3.Nboost放大器电路图。
具体实施方式
含有：预放大器电路，P型互补输入支路，和所述P型互补输入支路相连的P型偏置电压晶体管部分、偏置尾电流晶体管对部分、共源共栅晶体管部分以及和所述共源共栅晶体管部分相连的辅助放大器，N型互补输入支路，和所述N型互补输入支路相连的N型偏置电压晶体管部分、偏置尾电流晶体管部分、共源共栅晶体管部分以及和所述共源共栅晶体管部分相连的辅助放大器，其中：
预放大器电路，含有：第一NMOS晶体管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4，和第五NMOS管N5，其中：
第五NMOS管N5源极接地，栅极接N型第一偏置电压Vbn1，
第一NMOS管N1的栅极接第一全差分信号VINN，
第二NMOS管N2的栅极接第二全差分信号VINP，
该第一NMOS管N1、第二NMOS管N2两者的源极彼此相连后接所述第五NMOS管N5的漏极，
第三NMOS管N3、第四NMOS管N4两者的栅极彼此相连后按N型第零偏置电压，两者的源极彼此相连后接电源电压VDD。
P型互补输入支路，含有：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4，其中：该第一PMOS管P1、第二PMOS管P2两者的栅极互联后接所述第一全差分信号VINN，该第三PMOS管P3、第四PMOS管P4两者的栅极互联后接所述第二全差分信号VINP。
与所述P型互补输入支路相连的所述P型偏置电压晶体管部分，其第五PMOS管P5源极接所述电源电压VDD，栅极接P型第一偏置电压Vbp1，漏极同时与所述第一到第四共四个PMOS管P1，P2，P3，P4的源极相连。
与所述P型互补输入支路相连的所述偏置尾电流晶体管部分，含有：第六NMOS管N6、第七NMOS管N7、第八NMOS管N8和第九NMOS管M9，其中：所述第六到第九共四个NMOS管N1，N2，N3，N4的源极都接地，所述第六NMOS管N6、第七NMOS管N7两者的栅极互连后接所述第三PMOS管P3的漏极，所述第八NMOS管N8、第九NMOS管N9两者的栅极互连后接所述第二PMOS管P2的漏极，所述第六NMOS管N6、第一PMOS管P1两者的漏极相连。
与所述P型互补输入支路相连的所述共源共栅晶体管对部分，含有：第十NMOS管N10、第十一NMOS管N11、第十三NMOS管N13和第十四NMOS管N14，其中：第十NMOS管N10的源极与所述第六NMOS管N6的漏极相连，第十一NMOS管N11的源极与所述第九NMOS管N9的漏极相邻啊，第十二NMOS管N12的源极和所述第七晶体管N7的漏极相连，第十三NMOS管N13的源极和所述第八NMOS管N8的漏极相连，第十二NMOS管N12的漏极和所述第三PMOS管P3的漏极相连，第十三NMOS管N13的漏极和所述第二PMOS管P2的漏极相连，第十二NMOS管N12、第十三NMOS管N13两者的栅极互连后接N型第二偏置电压Vbn2。
N型互补输入支路，含有：第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18和第十九NMOS管N19，其中：第十六NMOS晶体管N16、第十七NMOS管N17两者的栅极互连后接所述第一全差分信号VINN，第十八NMOS管N18、第十九NMOS管N19两者的栅极互连后接所述第二全差分信号VINP。
与所述互补输入支路相连的偏置电压晶体管部分，其第二十NMOS管N20源极接地，漏极同时与所述第十六到第十九共四个NMOS管N16、N17、N18、N19的漏极相连，该第二十NMOS管N20的栅极接共模控制信号VCMFB。
与所述N型互补输入支路相连的所述偏置尾电流晶体管部分，含有：第六PMOS管P6、第七PMOS管P7、第八PMOS管P8和第九PMOS管P9，其中，各源极互连后接所述电源电压VDD)，第六PMOS管P6、第七PMOS管P7两者的栅极互连后接所述第十八NMOS管N18的漏极，第八PMOS管P8、第九PMOS管P9两者的栅极互连后接所述第七NMOS管N7的漏极，第六PMOS管P6的漏极、第十六MOS管N16两者的漏极相连，第九PMOS管P9、第十七NMOS管N17两者的漏极相连。
与所述N型互补输入支路相连的所述共源共栅晶体管对部分，含有：第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、和第十五PMOS管P15，其中，第十二PMOS管P12、第十三PMOS管P13两者的栅极互连后接P型第二偏置电压Vbp2，第十二PMOS管P12的源极与第七PMOS管P7的漏极相连，而该第十二PMOS管P12的漏极与所述第十八NMOS管N18的漏极相连，第十三PMOS管P13的源极与第八PMOS管P8的漏极相连，该第十三PMOS管P13的漏极与所述第十七NMOS管N17的漏极相连，第十四PMOS管P14的源极与第六PMOS管P6的漏极相连，而该第十四PMOS管P14的漏极与所述第十NMOS管N10的漏极相连后输出第一差分信号VOUTP，第十五PMOS管P15的源极与第九PMOS管P9的漏极相连，而该第十五PMOS管P15的漏极与所述第十一NMOS管N11的漏极相连后输出第二差分信号VOUTN。
辅助放大器，包含：Pboost放大器和Nboost放大器，其中：
Pboost放大器，电源电压正端接所述第六PMOS管P6的漏极，电源电压负端接所述第九PMOS管P9的漏极，该Pboost放大器的输出端把第一输出信号POUTP送往所述第十五PMOS管P15的栅极，负输出端输出第二输出信号POUTN，送往所述第十四PMOS管P14的栅极，PVCM端接N型偏置电压。
Nboost放大器，电源电压负端接第十一NMOS管N11的源极，电源电压正端接第十NMOS管N10的源极，该Nboost放大器的正输出端输出第三输出信号NOUTP送往所述第十一PMOS管P11的栅极，而负输出端输出第四输出信号NOUTN送往第十NMOS管N10，NVCM端接P型偏置电压。
本发明的有益效果是：在CADENCE平台进行SPICE仿真，仿真结果表明，在6pF电容负载下，单位增益带宽为11.26GHz，直流增益103dB。
本发明的技术解决方案参阅图1。图1为一个互补输入的循环折叠增益自举OTA，与常规增益自举OTA不同，其采用了N型MOS管与P型MOS管支路互补输入，并且两个支路都采用了由Rida S.Assaad和Jose Silva-Martinez在IEEE固态电路杂志在2009年9月第9卷第2535-2542页的文章“The Recycling Folded Cascode：A General Enhancement of the Folded Cascode Amplifier”中报道的循环折叠OTA结构。
图1中晶体管M1a、M1b、M2a、M2b为P型输入器件，M14a、M14b、M15a、M15b为N型输入器件。VINP、VINN为全差分输入信号，VINP加到M2a、M2b和M15a、M15b的栅极，VINN加到M1a、M1b和M14a、M14b的栅极。晶体管M0为P型输入支路M1a、M1b、M2a、M2b提供偏置电流，M13为N型输入支路M14a、M14b、M15a、M15b提供偏置电流。与此同时，M13提供一个路径，以通过在共模反馈电路中产生的信号VCMFB控制输出VOUTP、VOUTN的共模分量。晶体管M3a、M3b和M4a、M4b为P输入分支的偏置尾电流晶体管，M5、M6和M11、M12为P输入分支的共源共栅晶体管对。晶体管M9a、M9b和M10a、M10b为N输入分支的偏置尾电流晶体管。M7、M8和M16、M17为N输入分支的共源共栅晶体管对。VOUTP和VOUTN为全差分输出。Vbp1为晶体管M0的偏置电压，Vpb2为晶体管M7、M8、M16、M17的偏置电压。Vbn2为晶体管M5、M6、M11、M12的偏置电压。VDD和GND分别具有1.8V和0V的电源电压。
与仅有P型输入器件的Rida S.Assaad循环折叠OTA相比，本发明互补循环折叠OTA增加了N型输入器件支路，并且N型输入器件支路与P型输入器件支路的共源共栅晶体管M5、M6和M7、M8共用了相同的电流。因此更充分的利用了的各个支路的电流，有效的提高了运放的单位增益带宽GBW，以提高运放的工作速度。并且由于增加共源共栅自举电路Nboost和Pboost，提高了放大器的增益。
辅助放大器Pboost的输入PINP、PINN连接至节点24、27，输出POUTP、POUTN连接至节点61、60，PVCM、PVbp1、PVbp2、PVbn1和PVbn1为固定的偏置电压。辅助放大器Nboost的输入NINP、NINN连接至节点14、17，输出NOUTP、NOUTN连接至节点63、62，VCMFB、NVCM、PVCM、NVbp1、NVbp2、NVbn1、NVbn1、PVbp1、PVbp2、PVbn2和PVbn1为固定的偏置电压。
为了验证性能，在CADENCE平台进行SPICE仿真。
仿真结果表明，在3pF电容负载，单位增益带宽为11.26GHz。增益自举OTA的特性总结如表1。
表1：增益自举OTA特性总结
Claims (1)
1.带有预放大器的互补循环折叠增益自举跨导运算放大器，其特征在于，含有：预放大器电路，P型互补输入支路，和所述P型互补输入支路相连的P型偏置电压晶体管部分、偏置尾电流晶体管对部分、共源共栅晶体管部分以及和所述共源共栅晶体管部分相连的辅助放大器，N型互补输入支路，和所述N型互补输入支路相连的N型偏置电压晶体管部分、偏置尾电流晶体管部分、共源共栅晶体管部分以及和所述共源共栅晶体管部分相连的辅助放大器，其中：
预放大器电路，含有：第一NMOS晶体管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)，和第五NMOS管(N5)，其中：
第五NMOS管(N5)源极接地，栅极接N型第一偏置电压(Vbn1)，
第一NMOS管(N1)的栅极接第一全差分信号(VINN)，
第二NMOS管(N2)的栅极接第二全差分信号(VINP)，
该第一NMOS管(N1)、第二NMOS管(N2)两者的源极彼此相连后接所述第五NMOS管(N5)的漏极，
第三NMOS管(N3)、第四NMOS管(N4)两者的栅极彼此相连后按N型第零偏置电压，两者的源极彼此相连后接电源电压(VDD)，
P型互补输入支路，含有：第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)和第四PMOS管(P4)，其中：该第一PMOS管(P1)、第二PMOS管(P2)两者的栅极互联后接所述第一全差分信号(VINN)，该第三PMOS管(P3)、第四PMOS管(P4)两者的栅极互联后接所述第二全差分信号(VINP)，
与所述P型互补输入支路相连的所述P型偏置电压晶体管部分，其第五PMOS管(P5)源极接所述电源电压(VDD)，栅极接P型第一偏置电压(Vbp1)，漏极同时与所述第一到第四共四个PMOS管(P1，P2，P3，P4)的源极相连，
与所述P型互补输入支路相连的所述偏置尾电流晶体管部分，含有：第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)和第九NMOS管(M9)，其中：所述第六到第九共四个NMOS管(N1，N2，N3，N4)的源极都接地，所述第六NMOS管(N6)、第七NMOS管(N7)两者的栅极互连后接所述第三PMOS管(P3)的漏极，所述第八NMOS管(N8)、第九NMOS管(N9)两者的栅极互连后接所述第二PMOS管(P2)的漏极，所述第六NMOS管(N6)、第一PMOS管(P1)两者的漏极相连，
与所述P型互补输入支路相连的所述共源共栅晶体管对部分，含有：第十NMOS管(N10)、第十一NMOS管(N11)、第十三NMOS管(N13)和第十四NMOS管(N14)，其中：第十NMOS管(N10)的源极与所述第六NMOS管(N6)的漏极相连，第十一NMOS管(N11)的源极与所述第九NMOS管(N9)的漏极相邻啊，第十二NMOS管(N12)的源极和所述第七晶体管(N7)的漏极相连，第十三NMOS管(N13)的源极和所述第八NMOS管(N8)的漏极相连，第十二NMOS管(N12)的漏极和所述第三PMOS管(P3)的漏极相连，第十三NMOS管(N13)的漏极和所述第二PMOS管(P2)的漏极相连，第十二NMOS管(N12)、第十三NMOS管(N13)两者的栅极互连后接N型第二偏置电压(Vbn2)，
N型互补输入支路，含有：第十六NMOS管(N16)、第十七NMOS管(N17)、第十八NMOS管(N18)和第十九NMOS管(N19)，其中：第十六NMOS晶体管(N16)、第十七NMOS管(N17)两者的栅极互连后接所述第一全差分信号(VINN)，第十八NMOS管(N18)、第十九NMOS管(N19)两者的栅极互连后接所述第二全差分信号(VINP)，
与所述互补输入支路相连的偏置电压晶体管部分，其第二十NMOS管(N20)源极接地，漏极同时与所述第十六到第十九共四个NMOS管(N16、N17、N18、N19)的漏极相连，该第二十NMOS管(N20)的栅极接共模控制信号(VCMFB)，
与所述N型互补输入支路相连的所述偏置尾电流晶体管部分，含有：第六PMOS管(P6)、第七PMOS管(P7)、第八PMOS管(P8)和第九PMOS管(P9)，其中，各源极互连后接所述电源电压(VDD)，第六PMOS管(P6)、第七PMOS管(P7)两者的栅极互连后接所述第十八NMOS管(N18)的漏极，第八PMOS管(P8)、第九PMOS管(P9)两者的栅极互连后接所述第七NMOS管(N7)的漏极，第六PMOS管(P6)的漏极、第十六MOS管(N16)两者的漏极相连，第九PMOS管(P9)、第十七NMOS管(N17)两者的漏极相连，
与所述N型互补输入支路相连的所述共源共栅晶体管对部分，含有：第十二PMOS管(P12)、第十三PMOS管(P13)、第十四PMOS管(P14)、和第十五PMOS管(P15)，其中，第十二PMOS管(P12)、第十三PMOS管(P13)两者的栅极互连后接P型第二偏置电压(Vbp2)，第十二PMOS管(P12)的源极与第七PMOS管(P7)的漏极相连，而该第十二PMOS管(P12)的漏极与所述第十八NMOS管(N18)的漏极相连，第十三PMOS管(P13)的源极与第八PMOS管(P8)的漏极相连，该第十三PMOS管(P13)的漏极与所述第十七NMOS管(N17)的漏极相连，第十四PMOS管(P14)的源极与第六PMOS管(P6)的漏极相连，而该第十四PMOS管(P14)的漏极与所述第十NMOS管(N10)的漏极相连后输出第一差分信号(VOUTP)，第十五PMOS管(P15)的源极与第九PMOS管(P9)的漏极相连，而该第十五PMOS管(P15)的漏极与所述第十一NMOS管(N11)的漏极相连后输出第二差分信号(VOUTN)，
辅助放大器，包含：Pboost放大器和Nboost放大器，其中：
Pboost放大器，电源电压正端接所述第六PMOS管(P6)的漏极，电源电压负端接所述第九PMOS管(P9)的漏极，该Pboost放大器的输出端把第一输出信号(POUTP)送往所述第十五PMOS管(P15)的栅极，负输出端输出第二输出信号(POUTN)，送往所述第十四PMOS管(P14)的栅极，PVCM端接N型偏置电压，
Nboost放大器，电源电压负端接第十一NMOS管(N11)的源极，电源电压正端接第十NMOS管(N10)的源极，该Nboost放大器的正输出端输出第三输出信号(NOUTP)送往所述第十一PMOS管(P11)的栅极，而负输出端输出第四输出信号(NOUTN)送往第十NMOS管(N10)，NVCM端接P型偏置电压。
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