CN110011627A - 一种宽输入范围高共模抑制比运算跨导放大器 - Google Patents

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Abstract

本发明公开了一种宽输入范围高共模抑制比运算跨导放大器，包括偏置电路和运算跨导放大器主体电路，所述偏置电路为运算跨导放大器主体电路提供偏置电流；本发明的优点在于，能够在输入共模电压较大变化范围内实现较好CMRR性能的同时，维持输入差分对跨导值的稳定，且输入级尾电流源在较低压降时仍然能够提供较为恒定的偏置电流。

Description

一种宽输入范围高共模抑制比运算跨导放大器
技术领域
本发明属于模拟集成电路设计领域，尤其是涉及一种宽输入范围高共模抑制比运算跨导放大器。
背景技术
运算跨导放大器是能够提供高跨导增益的放大单元，是CMOS集成电路中运算放大器的主要形式(CMOS集成电路中，运算放大器主要驱动容性负载)。两级结构是运算跨导放大器的主要选择，第一级为差分输入对，提供差分跨导并抑制共模跨导，输出电流利用其自身高输出阻抗特性转化成电压信号，驱动第二级跨导单元以提供进一步的跨导增益。这种结构在提供环路增益方面具有很高的功耗效率。
CMOS运算跨导放大器有两个输入端，均为MOS管栅极，输出端为MOS管漏极，因此具有高输入阻抗-高输出阻抗的特点。输入级为一个源极耦合差分对结构，由于尾电流源的高输出阻抗特性，运算跨导放大器对输入共模变化不敏感，即具有高共模抑制比(CMRR)特点。即：运算跨导放大器输入级尾电流源的输出阻抗越大，运算跨导放大器的共模抑制性能越好。
传统尾电流源是一个工作在饱和区的MOS管，漏极为电流输出端，其高输出阻抗主要是通过较大的漏源电压(即电流源压降)和MOS管较长的沟道长度保证的。随着CMOS工艺走进超深亚微米阶段，即便选取长沟道长度，MOS管的输出阻抗也严重退化。同时，电源电压已降至1.2V甚至更低，电压裕度对于模拟电路来说十分紧张，能够分配给尾电流源的压降更小了，进一步恶化了MOS管作为基本尾电流源时输出阻抗不足的问题。
现有技术的缺点如下：
(1)运算跨导放大器应用在反相比例放大拓扑中时，输入端是虚地的，因此，把运放跨导放大器的输入端偏置在靠近电源轨线的位置可以缓解尾电流源电压裕度不足的问题。缺点在于：输出端一般偏置在半电源电压处以获得最大输出电压摆幅，即输入端和输出端的偏置电压是不同的，那么反馈网络上就有偏置电流流过。如果调整反馈网络中的电阻以改变增益，流经反馈网络的偏置电流的瞬变会带来运放的建立问题。
(2)对于跨导-C积分器、同相比例放大器结构等拓扑来说，运算跨导放大器的输入端是连接输入信号的。那么运算跨导放大器的输入范围就是一个重要的性能指标。对于传统运算跨导放大器来说，输入端到电源轨线(最低电压或者最高电压)所需最小电压等于1个VGS和1个VDSAT之和，实际值一般还要更大些，否则CMRR会严重恶化。
一种常见的解决方案是干脆去掉尾电流源，输入级由一对共源放大级构成，即采用伪差分结构。但是传统源极耦合差分对的高CMRR的优点消失了，为了缓解这一问题，输入级还需要引入一个前馈环路以抵消共模输入的影响(参见论文：Mohieldin,Ahmed Nader,Edgar Sánchez-Sinencio,and José Silva-Martínez."A fully balanced pseudo-differential OTA with common-mode feedforward and inherent common-modefeedback detector."IEEE Journal of Solid-State Circuits,38.4(2003):663-668.)。这种方法不但显著增加了电流消耗，还有输入偏置电流不恒定导致输入跨导变化的问题。
发明内容
本发明目的是提供一种宽输入范围高共模抑制比运算跨导放大器，能够在输入共模电压较大变化范围内实现较好CMRR性能的同时，维持输入差分对跨导值的稳定，且输入级尾电流源在较低压降时仍然能够提供较为恒定的偏置电流。
本发明的技术方案是：一种宽输入范围高共模抑制比运算跨导放大器，包括偏置电路和运算跨导放大器主体电路，所述偏置电路为运算跨导放大器主体电路提供偏置电流。
作为优选的技术方案，所述偏置电路包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一PMOS管P1、第二PMOS管P2、第五PMOS管P5、第六PMOS管P6、参考电流源IREF、电阻R1和电压源VDD；
所述第一NMOS管N1的漏极连接到第七NMOS管N7的源极，所述第二NMOS管N2的漏极连接到第八NMOS管N8的源极，所述第三NMOS管N3的漏极连接到第九NMOS管N9的源极；所述第一NMOS管N1的栅极分别连接到第二NMOS管N2的栅极、第三NMOS管N3的栅极和第七NMOS管N7的漏极；所述第七NMOS管N7的漏极连接到电阻R1的一端，所述电阻R1的另一端分别连接到所述第七NMOS管N7的栅极、第八NMOS管N8的栅极、第九NMOS管N9的栅极、参考电流源IREF的一端，且所述参考电流源IREF的另一端分别连接到第一PMOS管P1的源极、第二PMOS管P2的源极和电压源VDD；所述第八NMOS管N8的漏极分别连接到第一PMOS管P1的栅极、第二PMOS管P2的栅极和第五PMOS管P5的漏极，所述第九NMOS管N9的漏极分别连接到第五PMOS管P5的栅极、第六PMOS管P6的栅极和漏极；所述第一PMOS管P1的漏极连接到第五PMOS管P5的源极，第二PMOS管P2的漏极连接到第六PMOS管P6的源极，同时所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3的源极均接地。
作为优选的技术方案，所述运算跨导放大器主体电路包括第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第十NMOS管N10、第十一NMOS管N11、第三PMOS管P3、第四PMOS管P4、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11和电阻R2；
所述电压源VDD分别连接到第三PMOS管P3的源极、第四PMOS管P4的源极、第十一PMOS管P11的源极；所述第二PMOS管P2的漏极分别连接到第九PMOS管P9的源极和第十PMOS管P10的源极；所述参考电流源IREF连接电阻R1的一端分别连接到第十NMOS管N10的栅极和第十一NMOS管N11的栅极；所述第一NMOS管N1的栅极分别连接到第四NMOS管N4的栅极、第五NMOS管N5的栅极和第六NMOS管N6的栅极；所述第三PMOS管P3的栅极分别连接到第四PMOS管P4的栅极、第七PMOS管P7的漏极和电阻R2的一端；所述电阻R2的另一端分别连接到第十NMOS管N10的漏极、第七PMOS管P7的栅极和第八PMOS管P8的栅极；所述第三PMOS管P3的漏极连接到第七PMOS管P7的源极，所述第四PMOS管P4的漏极连接到第八PMOS管P8的源极；所述第八PMOS管P8的漏极分别连接到第十一NMOS管N11的漏极、第十一PMOS管P11的栅极；所述第九PMOS管P9的漏极分别连接到第四NMOS管N4的漏极和第十NMOS管N10的源极；所述第十PMOS管P10的漏极分别连接到第五NMOS管N5的漏极和第十一NMOS管N11的源极；所述第十一PMOS管P11的漏极连接到第六NMOS管N6的漏极并作为电压输出端Vout，所述第九PMOS管P9的栅极作为电压输入端Vin，所述第十PMOS管P10的栅极作为电压输入端Vip；同时第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极均接地。
作为优选的技术方案，所述第一PMOS管P1和所述第二PMOS管P2的尺寸相互匹配，且尺寸比为1：M+1。
作为优选的技术方案，所述第五PMOS管P5和所述第六PMOS管P6的尺寸相互匹配，且尺寸比为1:1。
本发明的优点是：
1.本发明的宽输入范围高共模抑制比运算跨导放大器，能够在输入共模电压较大变化范围内实现较好CMRR性能的同时，维持输入差分对跨导值的稳定，且输入级尾电流源在较低压降时仍然能够提供较为恒定的偏置电流；
2.本发明由于带宽的限制，在高频处的CMRR性能与传统结构相当，但是在低频处有明显的增益效果；
3.本发明反相比例放大应用时，输入偏置电压可以设置等于(或者靠近)输出偏置电压，这样可以避免(或者缓解)增益切换时的瞬变响应；
4.本发明在输入共模电压较大的变化范围内可以有效维持高共模抑制比。
附图说明
下面结合附图及实施例对本发明作进一步描述：
图1为本发明的电路结构示意图。
图2为本发明与传统结构的CMRR频率响应仿真曲线对比图；
图3为本发明与传统结构的低频CMRR与输入共模电压关系的仿真曲线对比图。
具体实施方式
实施例：参照图1所示，一种宽输入范围高共模抑制比运算跨导放大器，包括偏置电路和运算跨导放大器主体电路，偏置电路为运算跨导放大器主体电路提供偏置电流。
本实施例中偏置电路包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一PMOS管P1、第二PMOS管P2、第五PMOS管P5、第六PMOS管P6、参考电流源IREF、电阻R1和电压源VDD；第一NMOS管N1的漏极连接到第七NMOS管N7的源极，第二NMOS管N2的漏极连接到第八NMOS管N8的源极，第三NMOS管N3的漏极连接到第九NMOS管N9的源极；第一NMOS管N1的栅极分别连接到第二NMOS管N2的栅极、第三NMOS管N3的栅极和第七NMOS管N7的漏极；第七NMOS管N7的漏极连接到电阻R1的一端，电阻R1的另一端分别连接到第七NMOS管N7的栅极、第八NMOS管N8的栅极、第九NMOS管N9的栅极、参考电流源IREF的一端，且参考电流源IREF的另一端分别连接到第一PMOS管P1的源极、第二PMOS管P2的源极和电压源VDD；第八NMOS管N8的漏极分别连接到第一PMOS管P1的栅极、第二PMOS管P2的栅极和第五PMOS管P5的漏极，第九NMOS管N9的漏极分别连接到第五PMOS管P5的栅极、第六PMOS管P6的栅极和漏极；第一PMOS管P1的漏极连接到第五PMOS管P5的源极，第二PMOS管P2的漏极连接到第六PMOS管P6的源极，同时第一NMOS管N1、第二NMOS管N2、第三NMOS管N3的源极均接地。
本实施例中运算跨导放大器主体电路包括第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第十NMOS管N10、第十一NMOS管N11、第三PMOS管P3、第四PMOS管P4、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11和电阻R2；电压源VDD分别连接到第三PMOS管P3的源极、第四PMOS管P4的源极、第十一PMOS管P11的源极；第二PMOS管P2的漏极分别连接到第九PMOS管P9的源极和第十PMOS管P10的源极；参考电流源IREF连接电阻R1的一端分别连接到第十NMOS管N10的栅极和第十一NMOS管N11的栅极；第一NMOS管N1的栅极分别连接到第四NMOS管N4的栅极、第五NMOS管N5的栅极和第六NMOS管N6的栅极；第三PMOS管P3的栅极分别连接到第四PMOS管P4的栅极、第七PMOS管P7的漏极和电阻R2的一端；电阻R2的另一端分别连接到第十NMOS管N10的漏极、第七PMOS管P7的栅极和第八PMOS管P8的栅极；第三PMOS管P3的漏极连接到第七PMOS管P7的源极，第四PMOS管P4的漏极连接到第八PMOS管P8的源极；第八PMOS管P8的漏极分别连接到第十一NMOS管N11的漏极、第十一PMOS管P11的栅极；第九PMOS管P9的漏极分别连接到第四NMOS管N4的漏极和第十NMOS管N10的源极；第十PMOS管P10的漏极分别连接到第五NMOS管N5的漏极和第十一NMOS管N11的源极；第十一PMOS管P11的漏极连接到第六NMOS管N6的漏极并作为电压输出端Vout，第九PMOS管P9的栅极作为电压输入端Vin，第十PMOS管P10的栅极作为电压输入端Vip；同时第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极均接地。
本实施例中的第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第七NMOS管N7、第八NMOS管N8和第九NMOS管N9构成传统的共源共栅电流镜，保证流过第五PMOS管P5和第六PMOS管P6的电流相等，同时第五PMOS管P5和第六PMOS管P6的尺寸相互匹配，且尺寸比为1:1，以实现P1和P2漏极电压的相等，同时第一PMOS管P1和第二PMOS管P2的尺寸相互匹配，且尺寸比为1：M+1(M为可设置的量)，那么提供给运放输入级的电流就等于第一PMOS管P1偏置电流的M倍。当输入共模电压较高时，第一PMOS管P1和第二PMOS管P2会靠近甚至进入线性区，但是它们VGS和VDS均相等的条件使得电流镜像仍然能够正常进行，从而维持输出较为恒定的偏置电流。
本发明在180nm CMOS标准工艺(标称电压为1.8V，阈值电压约为0.7V)下搭建电路，进行了仿真，并与传统结构进行了对比。图2的输入共模电压设置为半电源电压，即0.9V，低频CMRR提高了56dB；图3的频率设定为100Hz，传统结构中，当输入共模电压高于0.6V后，CMRR开始显著下降；而本发明的高CMRR可以维持到输入共模电压增加达到0.93V，这意味着本发明的共模输入范围得到了较大拓展。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种宽输入范围高共模抑制比运算跨导放大器，其特征在于，包括偏置电路和运算跨导放大器主体电路，所述偏置电路为运算跨导放大器主体电路提供偏置电流。
2.根据权利要求1所述的宽输入范围高共模抑制比运算跨导放大器，其特征在于，所述偏置电路包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一PMOS管P1、第二PMOS管P2、第五PMOS管P5、第六PMOS管P6、参考电流源IREF、电阻R1和电压源VDD；
所述第一NMOS管N1的漏极连接到第七NMOS管N7的源极，所述第二NMOS管N2的漏极连接到第八NMOS管N8的源极，所述第三NMOS管N3的漏极连接到第九NMOS管N9的源极；所述第一NMOS管N1的栅极分别连接到第二NMOS管N2的栅极、第三NMOS管N3的栅极和第七NMOS管N7的漏极；所述第七NMOS管N7的漏极连接到电阻R1的一端，所述电阻R1的另一端分别连接到所述第七NMOS管N7的栅极、第八NMOS管N8的栅极、第九NMOS管N9的栅极、参考电流源IREF的一端，且所述参考电流源IREF的另一端分别连接到第一PMOS管P1的源极、第二PMOS管P2的源极和电压源VDD；所述第八NMOS管N8的漏极分别连接到第一PMOS管P1的栅极、第二PMOS管P2的栅极和第五PMOS管P5的漏极，所述第九NMOS管N9的漏极分别连接到第五PMOS管P5的栅极、第六PMOS管P6的栅极和漏极；所述第一PMOS管P1的漏极连接到第五PMOS管P5的源极，第二PMOS管P2的漏极连接到第六PMOS管P6的源极，同时所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3的源极均接地。
3.根据权利要求2所述的宽输入范围高共模抑制比运算跨导放大器，其特征在于，所述运算跨导放大器主体电路包括第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第十NMOS管N10、第十一NMOS管N11、第三PMOS管P3、第四PMOS管P4、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11和电阻R2；
所述电压源VDD分别连接到第三PMOS管P3的源极、第四PMOS管P4的源极、第十一PMOS管P11的源极；所述第二PMOS管P2的漏极分别连接到第九PMOS管P9的源极和第十PMOS管P10的源极；所述参考电流源IREF连接电阻R1的一端分别连接到第十NMOS管N10的栅极和第十一NMOS管N11的栅极；所述第一NMOS管N1的栅极分别连接到第四NMOS管N4的栅极、第五NMOS管N5的栅极和第六NMOS管N6的栅极；所述第三PMOS管P3的栅极分别连接到第四PMOS管P4的栅极、第七PMOS管P7的漏极和电阻R2的一端；所述电阻R2的另一端分别连接到第十NMOS管N10的漏极、第七PMOS管P7的栅极和第八PMOS管P8的栅极；所述第三PMOS管P3的漏极连接到第七PMOS管P7的源极，所述第四PMOS管P4的漏极连接到第八PMOS管P8的源极；所述第八PMOS管P8的漏极分别连接到第十一NMOS管N11的漏极、第十一PMOS管P11的栅极；所述第九PMOS管P9的漏极分别连接到第四NMOS管N4的漏极和第十NMOS管N10的源极；所述第十PMOS管P10的漏极分别连接到第五NMOS管N5的漏极和第十一NMOS管N11的源极；所述第十一PMOS管P11的漏极连接到第六NMOS管N6的漏极并作为电压输出端Vout，所述第九PMOS管P9的栅极作为电压输入端Vin，所述第十PMOS管P10的栅极作为电压输入端Vip；同时第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极均接地。
4.根据权利要求2所述的宽输入范围高共模抑制比运算跨导放大器，其特征在于，所述第一PMOS管P1和所述第二PMOS管P2的尺寸相互匹配，且尺寸比为1：M+1。
5.根据权利要求2所述的宽输入范围高共模抑制比运算跨导放大器，其特征在于，所述第五PMOS管P5和所述第六PMOS管P6的尺寸相互匹配，且尺寸比为1:1。
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