CN112540639A - 运算放大电路及具有运算放大电路的显示装置 - Google Patents

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Abstract

一种运算放大电路包括前置运算放大模块、输出运算放大模块及输出模块。前置运算放大模块用于接收第一输入电压和第二输入电压，并根据所述第一输入电压和所述第二输入电压输出驱动电流。输出运算放大模块根据所述驱动电流输出动态偏置电压。输出模块用于根据所述动态偏置电压产生输出电压。输出运算放大模块还接收控制电压并侦测动态偏置电压。在动态偏置电压低于预定电压时，根据控制电压将动态偏置电压进行上拉；在动态偏置电压高于预定电压时，根据控制电压将动态偏置电压进行下拉。控制电压的大小与动态偏置电压的上拉速度和下拉速度呈正比。本发明还提供了一种具有运算放大电路的显示装置。

Description

运算放大电路及具有运算放大电路的显示装置
技术领域
本发明涉及一种用于抑制电压过冲的运算放大电路及具有运算放大电路的显示装置。
背景技术
现有技术中，显示装置包括多条相互平行的扫描线以及多条相互平行的数据线。扫描线与数据线正交设置定义多个呈矩阵设置的像素单元。栅极驱动器提供扫描信号给多条扫描线，数据驱动器提供数据信号给多条数据线。其中，数据驱动器通常包括输出运算放大器电路，可实现对负载端的快速充放电。在输出运算放大电路内部电流恢复能力不足时，则对负载端进行快速充放电时会产生电压过冲(overshoot)现象。
发明内容
有鉴于此，有必要提供一种抑制电压过冲现象的运算放大电路。
有鉴于此，还有必要提供一种抑制电压过冲现象的显示装置。
一种运算放大电路，所述运算放大电路包括：
前置运算放大模块，用于接收第一输入电压和第二输入电压，并根据所述第一输入电压和所述第二输入电压输出驱动电流；
输出运算放大模块，用于根据所述驱动电流输出动态偏置电压；
输出模块，用于根据所述动态偏置电压产生输出电压；
所述输出运算放大模块还接收控制电压并侦测所述动态偏置电压；在所述动态偏置电压低于所述预定电压时，根据所述控制电压将所述动态偏置电压进行上拉；在所述动态偏置电压高于所述预定电压时，根据所述控制电压将所述动态偏置电压进行下拉；其中，所述控制电压的大小与所述动态偏置电压的上拉速度和下拉速度呈正比。
一种显示装置，包括多条相互平行的扫描线和多条相互平行的数据线；多条所述扫描线和多条所述数据线交错设置，定义出多个呈矩阵设置的像素单元；所述显示装置包括设置于非显示区域中的栅极驱动器和数据驱动器；多条所述扫描线与所述栅极驱动器电性连接；多条所述数据线与所述数据驱动器电性连接；其中，所述数据驱动器具有运算放大电路。运算放大电路包括：
前置运算放大模块，用于接收第一输入电压和第二输入电压，并根据所述第一输入电压和所述第二输入电压输出驱动电流；
输出运算放大模块，用于根据所述驱动电流输出动态偏置电压；
输出模块，用于根据所述动态偏置电压产生输出电压；
所述输出运算放大模块还接收控制电压，侦测所述动态偏置电压；在所述动态偏置电压低于所述预定电压时，根据所述控制电压将所述动态偏置电压进行上拉；并在所述动态偏置电压高于所述预定电压时，根据所述控制电压将所述动态偏置电压进行下拉；其中，所述控制电压的大小与所述动态偏置电压的上拉速度和下拉速度呈正比。
上述运算放大电路，通过检测输出模块接收的动态偏置电压，在动态偏置电压低于预定电压时通过控制电压将动态偏置电压进行上拉，在动态偏置电压高于预定电压时通过控制电压将动态偏置电压进行下拉，可实现避免过冲现象。同时，通过调整控制电压的大小可调整所述动态偏置电压的上拉速度和下拉速度，实现不同程度的过冲抑制效果。
附图说明
图1为本发明较佳实施方式之显示装置的模块示意图。
图2为图1中所述数据驱动器中的运算放大电路的模块示意图。
图3为图2中所述运算放大电路的电路示意图。
主要元件符号说明
显示装置 1
显示区域 11
非显示区域 13
扫描线 S1-Sn
数据线 D1-Dm
像素单元 10
栅极驱动器 20
数据驱动器 30
运算放大电路 300
前置运算放大模块 31
第一输入级电路 311
第二输入级电路 312
输出运算放大模块 32
输出模块 34
第一电流镜 321
上拉单元 322
第一辅助电流镜 323
第二电流镜 324
下拉单元 325
第二辅助电流镜 326
第一放大级电路 327
第二放大级电路 328
第一输入端 Vi1
第二输入端 Vi2
第一电流源 I-1
第二电流源 I-2
第一晶体管 N1
第二晶体管 N2
第三晶体管 P1
第四晶体管 P2
第三电流源 I-3
第一电压源 V1
第五晶体管 P3
第六晶体管 P4
第七晶体管 P5
第八晶体管 P6
第一结点 A
第二结点 B
第一控制电压 Vbn1
第九晶体管 P7
第十晶体管 N7
第十一晶体管 N3
第十二晶体管 N4
第十三晶体管 N5
第十四晶体管 N6
第十五晶体管 N8
第十六晶体管 P8
第三结点 C
第四结点 D
第二控制电压 Vbp1
第二电压源 V2
第三电压源 V3
第四电压源 V4
第四电流源 I-4
第十七晶体管 P9
第十八晶体管 N9
第一输出晶体管 P10
第二输出晶体管 N10
输出端 OUT
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
在本发明的实施方式的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接连接，也可以通过中间没接间接连接，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况立即上述术语在本发明中的具体含义。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。
下面结合附图对本发明显示装置的具体实施方式进行说明。
请参阅图1，其为本发明一种实施方式的显示装置1的模块示意图。显示装置1定义有显示区域11和围绕显示区域11设置的非显示区域13。显示区域11包括多条相互平行的扫描线S1-Sn及多条相互平行的数据线D1-Dm。多条扫描线S1-Sn沿第一方向X延伸，多条数据线D1-Dm沿与第一方向X垂直的第二方向Y延伸，相互交错定义出网格状，网格的镂空处定义出多个呈矩阵设置的像素单元10。可以理解，本发明的显示装置1的多条扫描线、数据线及控制线可根据需要排布，比如扫描线与数据线并非正交交错，而是倾斜的交错，并不以本实施例为限。非显示区域13内设置有栅极驱动器20及数据驱动器30。每个像素单元10通过一条扫描线Sn与栅极驱动器20电性连接，通过一条数据线Dm与数据驱动器30电性连接。在本实施方式中，栅极驱动器20和数据驱动器30可通过自动结合(tape-automated bonding，MAB)或通过设置于玻璃上的芯片(chip-on-glass，COG)方式与显示面板上的焊盘(图未示)连接，也可通过(gate-in-panel，GIP)方式直接形成于显示面板上。在其他实施方式中，栅极驱动器20和数据驱动器30也可作为显示面板的一部分直接集成于显示面板上。在其他实施方式中，显示装置1还包括时序控制器(图未示)。时序控制器用于提供多个同步控制信号(图未示)给栅极驱动器20和数据驱动器30，以驱动栅极驱动器20和数据驱动器30。其中，多个同步控制信号可包括水平同步信号(horizontal synchronization，Vsync)、垂直同步信号(vertical synchronization，Vsync)、时钟信号(clock，CLK)以及数据使能信号(dataenable，EN)等。
请一并参阅图2及图3，所述数据驱动器30包括运算放大电路300。所述两级运算放大电路300包括前置运算放大模块31、输出运算放大模块32以及输出模块34。
所述前置运算放大模块31用于根据输入电压输出驱动电流给所述输出运算放大模块32。所述前置运算放大模块31具有第一输入端Vi1和第二输入端Vi2。所述第一输入端Vi1接收第一输入电压。所述第二输入端Vi2接收第二输入电压。所述前置运算放大模块31为轨对轨输入运算放大电路。所述前置运算放大模块31包括第一电流源I-1、第二电流源I-2第一晶体管N1、第二晶体管N2、第三晶体管P1以及第四晶体管P2。所述第一电流源I-1、所述第一晶体管N1及所述第二晶体管N2构成第一输入级电路311。所述第一输入级电路为N通道输入级电路。所述第二电流源I-2、所述第三晶体管P1及所述第四晶体管P2构成第二输入级电路312。所述第二输入级电路312为P通道输入级电路。所述第一晶体管N1的栅极与所述第一输入端Vi1电性连接，所述第一晶体管N1的源极与所述第一电流源I-1电性连接，所述第一晶体管N1的漏极与所述输出运算放大模块32电性连接。所述第二晶体管N2的栅极与所述第二输入端Vi2电性连接，所述第二晶体管N2的源极与所述第一电流源I-1电性连接，所述第二晶体管N2的漏极与所述输出运算放大模块32电性连接。所述第三晶体管P1的栅极与所述第一输入端Vi1电性连接，所述第三晶体管P1的源极与所述第二电流源I-2电性连接，所述第三晶体管P1的漏极与所述输出运算放大模块32电性连接。所述第四晶体管P2的栅极与所述第二输入端Vi2，所述第四晶体管P2的源极与所述第二电流源I-2电性连接，所述第四晶体管P2的漏极与所述输出运算放大模块32电性连接。在本实施方式中，所述第一晶体管N1和所述第二晶体管N2为NMOS晶体管，所述第三晶体管P1和所述第四晶体管P2为PMOS晶体管。所述第一输入端Vi1接收第一输入电压，所述第二输入端Vi2接收第二输入电压。在其他实施方式中，当所述输入运算放大模块31作为差分运算放大器时，所述第一输入端Vi1接收所述第一输入电压，所述第二输入端Vi2接收所述输出模块34的输出电压。
所述输出运算放大模块32与所述前置运算放大模块31电性连接，用于根据所述前置运算放大模块31输出的所述驱动电流输出动态偏置电压给所述输出模块34。所述输出运算放大模块32与第一电压源V1、第二电压源V2、第三电压源V3以及第四电压源V4电性连接，并接收第一控制电压Vbn1以及第二控制电压Vbp1。其中，所述第一电压源V1的电压大于所述第二电压源V2的电压，所述第三电压源V3的电压和所述第四电压源V4的电压小于所述第一电压源V1的电压，且大于所述第二电压源V2的电压。所述输出运算放大模块32进一步地侦测所述动态偏置电压。在所述动态偏置电压低于所述预定电压时，所述输出运算放大模块32根据所述第一控制电压Vbn1对所述动态偏置电压进行上拉；在所述动态偏置电压高于所述预定电压时，所述输出运算放大模块32根据所述第二控制电压Vbp1对所述动态偏置电压进行下拉。在本实施方式中，所述预定电压为两个或两个以上晶体管的开启电压之和。
所述输出运算放大模块32包括第三电流源I-3、第四电流源I-4、第一电流镜321、上拉单元322、第一辅助电流镜323、第二电流镜324、下拉单元325以及第二辅助电流镜326。所述第一电流镜321、所述上拉单元322以及所述第一辅助电流镜323构成第一放大级电路327。所述第一放大级电路327与所述第一输入级电路311耦接。所述第二电流镜324、所述下拉单元325以及所述第二辅助电流镜326构成第二放大级电路328。所述第二放大级电路328与所述第二输入级电路312耦接。
所述第一电流镜321用于根据所述驱动电流输出所述动态偏置电压给所述输出模块34。所述上拉单元322侦测所述动态偏置电压是否低于预定电压。在所述动态偏置电压低于所述预定电压时，所述上拉单元322将所述第一辅助电流镜323的根据所述第一控制电压Vbn1产生的电流提供给所述输出模块34，以对所述动态偏置电压进行上拉。其中，所述第一辅助电流镜323根据所述第一控制电压Vbn1产生的电流大小与所述第一结点A的电压上拉速度呈正比。也就是说，在所述第一辅助电流镜323根据所述第一控制电压Vbn1产生的电流越大时，所述第一结点A的电压上拉速度越快；在所述第一辅助电流镜323根据所述第一控制电压Vbn1产生的电流越小时，所述第一结点A的电压上拉速度越慢。在所述动态偏置电压等于或高于所述预定电压时，所述上拉单元322断开所述第一辅助电流镜323与所述输出模块34之间的电性连接，以使得所述第一电流镜321输出的所述动态偏置电压直接提供给所述输出模块34。
所述第二电流镜324用于根据所述驱动电流输出所述动态偏置电压给所述输出模块34。所述下拉单元325侦测所述动态偏置电压是否高于所述预定电压。在所述动态偏置电压高于所述预定电压时，所述下拉单元325将所述第二辅助电流镜326根据所述第二控制电压Vbp1产生的电流提供给所述输出模块34，以对所述动态偏置电压进行下拉。其中，所述第二辅助电流镜326根据所述第二控制电压Vbp1产生的电流大小与所述第三结点C的电压下拉速度呈正比。也就是说，所述第二辅助电流镜326根据所述第二控制电压Vbp1产生的电流越大，所述第三结点C的电压下拉速度越快；所述第二辅助电流镜326根据所述第二控制电压Vbp1产生的电流越小，所述第三结点C的电压下拉速度越慢。在所述动态偏置电压等于或低于所述预定电压时，所述下拉单元325断开所述第二辅助电流镜326与所述输出模块34之间的电性连接，以使得所述第二电流镜324输出的所述动态偏置电压直接提供给所述输出模块34。
所述第一电流镜321包括第五晶体管P3、第六晶体管P4、第七晶体管P5以及第八晶体管P6。所述第五晶体管P3的源极与所述第一电压源V1，所述第五晶体管P3的栅极与所述上拉单元322电性连接，所述第五晶体管P3的漏极与所述第一晶体管N1的漏极电性连接。所述第六晶体管P4的源极与所述第一电压源V1电性连接，所述第六晶体管P4的栅极与所述上拉单元322电性连接，所述第六晶体管P4的漏极与所述第二晶体管N2的漏极电性连接。所述第七晶体管P5的源极与所述第五晶体管P3的漏极电性连接，所述第七晶体管P5的栅极与所述第八晶体管P6的栅极电性连接，所述第七晶体管P5的漏极与所述上拉单元322电性连接。所述第八晶体管P6的源极与所述第六晶体管P4的漏极电性连接，所述第八晶体管P6的漏极与所述上拉单元322电性连接。在本实施方式中，所述第五晶体管P3、所述第六晶体管P4、所述第七晶体管P5以及所述第八晶体管P6为PMOS晶体管。
所述上拉单元322包括第九晶体管P7。所述第九晶体管P7的栅极通过第一结点A与所述输出模块34电性连接，且与所述第八晶体管P6的漏极电性连接，所述第九晶体管P7的漏极与所述第一辅助电流镜323电性连接，所述第九晶体管P7的源极通过第二结点B与所述第五晶体管P3的栅极和所述第六晶体管P4的栅极电性连接。在本实施方式中，所述第九晶体管P7为PMOS晶体管。
所述第一辅助电流镜323包括第十晶体管N7。所述第十晶体管N7的栅极接收第一控制电压Vbn1，所述第十晶体管N7的漏极与所述第九晶体管P7的漏极电性连接，所述第十晶体管N7的源极接地。在其他实施方式中，所述第十晶体管N7的源极可以与所述第二电压源V2电性连接。在本实施方式中，所述第十晶体管N7为NMOS晶体管。
所述第二电流镜324包括第十一晶体管N3、第十二晶体管N4、第十三晶体管N5以及第十四晶体管N6。所述第十一晶体管N3的栅极与第十二晶体管N4的栅极电性连接，所述第十一晶体管N3的漏极与所述第三电流源I-3电性连接，所述第十一晶体管N3的源极与所述第三晶体管P1的漏极电性连接。所述第十二晶体管N4的漏极与所述第四电流源I-4电性连接，所述第十二晶体管N4的源极与所述第四晶体管P2的漏极电性连接。所述第十三晶体管N5的栅极与所述下拉单元325电性连接，所述第十三晶体管N5的漏极与所述第十一晶体管N3的源极电性连接，所述第十三晶体管N5的源极与所述第二电压源V2电性连接。所述第十四晶体管N6的栅极与所述下拉单元325以及所述第十三晶体管N5的栅极电性连接，所述第十四晶体管N6的漏极与所述第四晶体管P2的漏极以及所述第十二晶体管N4的源极电性连接，所述第十四晶体管N6的源极与所述第二电压源V2电性连接。在本实施方式中，所述第十一晶体管N3、所述第十二晶体管N4、所述第十三晶体管N5以及所述第十四晶体管N6为NMOS晶体管。
所述下拉单元325包括第十五晶体管N8。所述第十五晶体管N8的栅极通过第三结点C与所述输出模块34电性连接，且与所述第十二晶体管N4的漏极电性连接，所述第十五晶体管N8的漏极与所述第二辅助电流镜326电性连接，所述第十五晶体管N8的源极通过第四结点D与所述第十三晶体管N5的栅极和所述第十四晶体管N6的栅极电性连接，并与所述第十一晶体管N3的漏极电性连接。在本实施方式中，所述第十五晶体管N8为NMOS晶体管。
所述第二辅助电流镜326包括第十六晶体管P8。所述第十六晶体管P8的栅极接收第二控制电压Vbp1，所述第十六晶体管P8的漏极与所述第十五晶体管N8的漏极电性连接，所述第十六晶体管P8的源极与所述第一电压源V1电性连接。在本实施方式中，所述第十六晶体管P8为PMOS晶体管。
所述第四电流源I-4包括第十七晶体管P9和第十八晶体管N9。所述第十七晶体管P9的栅极与第三电压源V3电性连接，所述第十七晶体管P9的源极，所述第十七晶体管P9的漏极。所述第十八晶体管N9的栅极与第四电压源V4电性连接，所述第十八晶体管N9的源极，所述第十八晶体管N9的漏极。
所述输出模块34与所述输出运算放大模块32电性连接，其用于根据所述动态偏置电压产生输出电压。所述输出模块34包括第一输出晶体管P10和第二输出晶体管N10。所述第一输出晶体管P10的栅极与所述第一结点A电性连接，所述第一输出晶体管P10的源极与所述第一电压源V1电性连接，所述第一输出晶体管P10的漏极与输出端OUT电性连接。所述第二输出晶体管N10的栅极与所述第三结点C电性连接，所述第二输出晶体管N10的源极与所述第二电压源V2电性连接，所述第二输出晶体管N10的漏极与所述第一输出晶体管P10的漏极以及所述输出端OUT电性连接。
具体地，所述运算放大电路1的工作原理如下：
在所述第一输入端Vi1接收低电压且所述第二输入端Vi2接收高电压时，所述第一输入级电路311工作以输出所述驱动电流给所述第一放大级电路327，所述第一放大级电路327根据所述驱动电流产生所述动态偏置电压并通过所述第一结点A提供给所述第一输出晶体管P10的栅极，所述上拉单元322中的所述第九晶体管P7侦测所述第一结点A的电压，在所述第一结点A的电压低于所述预定电压时，即所述第九晶体管P7的栅极电压与源极电压差大于所述第四晶体管P4的阈值电压和所述第九晶体管P7的阈值电压时，所述第九晶体管P7导通，所述第一控制电压Vbn1通过所述第九晶体管P7产生的电流，经由所述第一电流镜321给所述第一结点A，以上拉所述第一结点A的电压。在所述第一结点A的电压等于或高于所述预定电压时，所述第九晶体管P7截止，以停止将所述第一控制电压Vbn1通过所述第九晶体管P7产生的电流提供给所述第一结点A。
在所述第一输入端Vi1接收高电压且所述第二输入端Vi2接收低电平时，所述第二输入级电路312工作以输出所述驱动电流给所述第二放大级电路328，所述第二放大级电路328根据所述驱动电流产生所述动态偏置电压并通过所述第三结点C提供给所述第二输出晶体管N10的栅极，所述下拉单元325中的所述第十五晶体管N8侦测所述第三结点C的电压，在所述第三结点C的电压高于所述预定电压时，即所述第十五晶体管N8的栅极电压与源极电压差大于所述第十三晶体管N5的阈值电压和所述第十五晶体管N8的阈值电压时，所述第十五晶体管N8导通，所述第二控制电压Vbp1通过所述第十六晶体管P8产生电流，该电流通过所述第十五晶体管N8且经由所述第二电流镜324给所述第三结点C，以下拉所述第三结点C的电压。在所述第三结点C的电压等于或低于所述预定电压时，所述第十五晶体管N8截止，以停止将所述第二控制电压Vbp1通过所述第十六晶体管P8产生的电流提供给所述第三结点C。
上述具有运算放大电路300，通过检测输出模块34接收的动态偏置电压与预定电压的大小，并在动态偏置电压低于预定电压时通过控制电压将动态偏置电压进行上拉，在动态偏置电压高于预定电压时通过控制电压进行下拉，可实现避免过冲现象。同时，通过调整控制电压的大小可调整所述动态偏置电压的上拉或下拉速度，实现不同程度的过冲抑制效果。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

Claims (10)

1.一种运算放大电路，其特征在于：所述运算放大电路包括：
前置运算放大模块，用于接收第一输入电压和第二输入电压，并根据所述第一输入电压和所述第二输入电压输出驱动电流；
输出运算放大模块，用于根据所述驱动电流输出动态偏置电压；
输出模块，用于根据所述动态偏置电压产生输出电压；
所述输出运算放大模块还接收控制电压，侦测所述动态偏置电压；在所述动态偏置电压低于所述预定电压时，根据所述控制电压将所述动态偏置电压进行上拉；在所述动态偏置电压高于所述预定电压时，根据所述控制电压将所述动态偏置电压进行下拉；其中，所述控制电压的大小与所述动态偏置电压的上拉速度和下拉速度呈正比。
2.如权利要求1所述的运算放大电路，其特征在于：所述前置运算放大模块为轨对轨输入运算放大电路；所述前置运算放大模块包括第一输入级电路和第二输入级电路；所述输出运算放大模块包括第一放大级电路和第二放大级电路；所述第一放大级电路与所述第一输入级电路耦接；所述第二放大级电路与所述第二输入级电路耦接。
3.如权利要求2所述的运算放大电路，其特征在于：所述第一输入级电路为N通道输入级电路；所述第一输入级电路包括第一电流源、第一晶体管及第二晶体管；所述第一晶体管的栅极接收所述第一输入电压，所述第一晶体管的源极与所述第一电流源电性连接，所述第一晶体管的漏极与所述第一放大级电路电性连接；所述第二晶体管的栅极接收所述第二输入电压，所述第二晶体管的源极与所述第一电流源电性连接，所述第二晶体管的漏极与所述第一放大级电路电性连接。
4.如权利要求2所述的运算放大电路，其特征在于：所述第二输入级电路为P通道输入级电路；所述第二输入级电路包括第二电流源、第三晶体管及第四晶体管；所述第三晶体管的栅极接收所述第一输入电压，所述第三晶体管的源极与所述第二电流源电性连接，所述第三晶体管的漏极与所述第二放大级电路电性连接；所述第四晶体管的栅极接收所述第二输入电压，所述第四晶体管的源极与所述第二电流源电性连接，所述第四晶体管的漏极与所述第二放大级电路电性连接。
5.如权利要求2所述的运算放大电路，其特征在于：所述第一放大级电路包括第一电流镜、上拉单元以及第一辅助电流镜；所述第一电流镜；所述第一电流镜用于根据所述第一输入级电路输出的所述驱动电流输出所述动态偏置电压给所述输出模块；所述上拉单元用于在所述动态偏置电压低于所述预定电压时将所述第一辅助电流镜的根据第一控制电压产生的电流对所述动态偏置电压进行上拉；所述第二放大级电路包括第二电流镜、下拉单元以及第二辅助电流镜；所述第二电流镜用于根据所述第二输入级电路输出的所述驱动电流输出所述动态偏置电压给所述输出模块；所述下拉单元用于在所述动态偏置电压高于所述预定电压时将所述第二辅助电流镜的根据第二控制电压产生的电流对所述动态偏置电压进行下拉。
6.如权利要求5所述的运算放大电路，其特征在于：所述上拉单元包括第九晶体管；所述第九晶体管的栅极通过第一结点与所述输出模块电性连接，且与所述第一电流镜电性连接，所述第九晶体管的漏极与所述第一辅助电流镜电性连接，所述第九晶体管的源极通过第二结点与所述第一电流镜电性连接；所述第一结点用于将所述第一电流镜输出所述动态偏置电压给所述输出模块；所述第一辅助电流镜包括第十晶体管；所述第十晶体管的栅极接收第一控制电压，所述第十晶体管的漏极与所述第九晶体管的漏极电性连接，所述第十晶体管的源极接地。
7.如权利要求6所述的运算放大电路，其特征在于：所述下拉单元包括第十五晶体管；所述第十五晶体管的栅极通过第三结点与所述输出模块电性连接，且与所述第二电流镜电性连接，所述第十五晶体管的漏极与所述第二辅助电流镜电性连接，所述第十五晶体管的源极通过第四结点与所述第二电流镜电性连接；所述第三结点用于将所述第二电流镜输出的所述驱动电流给所述输出模块；所述第二辅助电流镜包括第十六晶体管；所述第十六晶体管的栅极接收第二控制电压，所述第十六晶体管的漏极与所述第十五晶体管的漏极电性连接，所述第十六晶体管的源极与第一电压源电性连接。
8.如权利要求7所述的运算放大电路，其特征在于：所述第二结点和所述第四结点之间连接有第三恒流源；所述第一结点和所述第三结点之间连接有第四恒流源。
9.如权利要求1所述的运算放大电路，其特征在于：所述预定电压为两个或两个以上晶体管的开启电压之和。
10.一种显示装置，包括多条相互平行的扫描线和多条相互平行的数据线；多条所述扫描线和多条所述数据线交错设置，定义出多个呈矩阵设置的像素单元；所述显示装置包括设置于非显示区域中的栅极驱动器和数据驱动器；多条所述扫描线与所述栅极驱动器电性连接；多条所述数据线与所述数据驱动器电性连接；其中，所述数据驱动器具有如权利要求1至9中任意一项所述的运算放大电路。
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