CN213243959U - 防漏电采样保持电路 - Google Patents

Abstract

本实用新型揭示了一种防漏电采样保持电路，包括采样电压输入端(VIN)、与之串联的第二开关电容电路(2)和采样电压输出端(VO)，所述第二开关电容电路(2)包括第二采样开关(S2)和与之串联的第二电压保持电容(C2)，所述第二电压保持电容(C2)一端接地，另一端与所述采样电压输出端(VO)连接，所述第二采样开关(S2)设置在所述采样电压输入端(VIN)和所述采样电压输出端(VO)之间，其特征在于：所述防漏电采样保持电路还包括至少一个电压跟随电路(1)，所述电压跟随电路(1)设置在所述采样电压输出端(VO)和所述第二开关电容电路(2)之间。

Description

防漏电采样保持电路

技术领域

本实用新型涉及一种防漏电采样保持电路。

背景技术

常见的采样保持电路，如图5所示，包括采样开关S和电压保持电容C。在实际应用当中，开关S通常由MOS开关管来实现，具体方式包括NMOS管和PMOS 管以及两者并联等方式。如图6所示为由NMOS管作为开关管S的采样保持电路, 具体工作方式如下:

当VG为高电平时，NMOS开启(即开关S1闭合)，经过一定稳定时间后，VO1＝VIN1，即电容C上的电压等于被采样电压VIN；当VG为低电平时，NMOS管关断(即开关S1断开)，电容C上存储的电荷保持不变，从而输出电压VO保持不变，即等于开关断开前的输出电压VIN；如果NMOS开关管断开之后VIN电压发生变化，VO电压仍然保持不变，从而实现了输入电压的采样和保持。

但是实际上，在上述采样保持电路(如图1、图2所示电路)中采用MOS管作为开关时，存在电容上的电荷在保持阶段的出现泄漏问题。如图2所示，当 VG为低电平时，NMOS管关断(即开关S1断开)，此时若VIN1发生变化，则电容上的电压VO1与输入电压VIN1不相等，NMOS管源极和漏极之间的电压差 VDS＝VO1-VIN1，导致NMOS管源漏极之间有一个微小的漏电流ILK，且ILK的大小与VDS成正比，即I_LK∝V_DS，此时漏电流会导致输出电压VO1发生变化，不能完全保持NMOS管断开前VIN1的电压值，从而产生误差：

当VDS＝VO1-VIN1>0时，会导致VO1向VIN1漏电，使VO1电压下降；

当VDS＝VO1-VIN1<0时，会导致VIN1向VO1漏电，使VO1电压上升。

由

可知，在相同时间间隔内，如果ILK越大，则VO1的电压变化越大，即VO1与NMOS断开前VIN1电压之间的误差ΔV越大；同样，采样时间间隔越大，该误差ΔV越大。

当图1中的开关S采用PMOS或者NMOS与PMOS并联的方式实现时，同样存在MOS管漏电引起的输出电压变化。

因此，为了解决上述问题，需要提出一种新的技术方案。

实用新型内容

本实用新型的目的在于针对现有技术中的上述缺陷，提供一种防漏电采样保持电路，该防漏电采样保持电路中采用的MOS开关管可以是NMOS管、也可以是PMOS管或者两者组成的互补型MOS开关(传输门)；电压跟随电路可以有多种实现方式,包括：利用各种运算放大器实现的增益为1的放大器，或者利用NPN 管、PNP管、N型MOS管和P型MOS管的多种组合实现的增益近似为1的跟随器等等。

为实现上述实用新型目的，本实用新型采用了如下技术方案：

一种防漏电采样保持电路，包括采样电压输入端、与之串联的第二开关电容电路和采样电压输出端，所述第二开关电容电路包括第二采样开关和与之串联的第二电压保持电容，所述第二电压保持电容一端接地，另一端与所述采样电压输出端连接，所述第二采样开关设置在所述采样电压输入端和所述采样电压输出端之间，其特征在于：所述防漏电采样保持电路还包括至少一个电压跟随电路，所述电压跟随电路设置在所述采样电压输出端和所述第二开关电容电路之间。

进一步的，所述电压跟随电路包括第一采样开关和与之串联的第一电压保持电容以及第一节点，所述第一采样开关两端分别与所述采样电压输入端和所述第一节点连接，所述第一节点与第二采样开关的一端连接，所述第一电压保持电容另一端接地，所述第一节点即为电压跟随电路的输出端。

进一步的，所述第一采样开关包括NMOS管、PMOS管、或两者组成的互补型 MOS开关。

进一步的，所述电压跟随电路包括跟随器电路，所述跟随器电路的输入端连接在所述第二采样开关和所述采样电压输出端之间，所述跟随器电路的输出端与所述第一节点连接。

进一步的，所述电压跟随电路还包括附加开关管，所述附加开关管两端分别与所述第一节点和所述跟随器电路的输出端连接。

进一步的，所述附加开关管包括NMOS管、PMOS管、或两者组成的互补型 MOS开关。

进一步的，所述跟随器电路包括增益近似为1的运算放大器电路。

进一步的，所述增益近似为1的运算放大器电路包括单位增益为1的放大器。

进一步的，所述增益近似为1的运算放大器电路包括射极跟随器和源极跟随器。

进一步的，所述射极跟随器包括NPN管、PNP管、或NPN管和PNP管组合实现的增益近似为1的跟随器。

进一步的，所述源极跟随器包括N型MOS管、P型MOS管、或N型MOS管和 P型MOS管组合实现的增益近似为1的跟随器。

进一步的，所述第二采样开关包括NMOS管、PMOS管、或两者组成的互补型MOS开关。

相比于现有技术，本实用新型的优点在于：该防漏电采样保持电路通过修改常见的开关电容采样保持电路，采用两级或两级以上串联的开关电容电路，或者附加开关管和电压跟随电路作为采样保持电路，可有效的减小MOS管漏电引起的保持电压误差，从而提高电压采样的准确性。

附图说明

图1是本实用新型所述的防漏电采样保持电路的原理示意图；

图2是本实用新型所述的防漏电采样保持电路的第一实施例的电路图；

图3是采用电压跟随电路实现本实用新型所述的防漏电采样保持电路的原理示意图；

图4是本实用新型所述的防漏电采样保持电路的第二实施例的电路图；

图5是常见的采样保持电路的原理示意图；

图6是常见的采样保持电路中采用NMOS管作为开关的电路图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的优选实施方式。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本实用新型的公开内容理解得更加透彻全面。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

以下结合较佳实施例及其附图对本实用新型技术方案作进一步非限制性的详细说明。

实施例一：

参考图1，图1是本实用新型所述的防漏电采样保持电路的原理示意图，包括电压跟随电路1、采样电压输入端VIN、第二开关电容电路2和采样电压输出端VO，其中，所述电压跟随电路1和所述第二开关电容电路2串联；所述电压跟随电路1包括第一采样开关S1和第一电压保持电容C1；所述第二开关电容电路2包括第二采样开关S2和第二电压保持电容C2；所述采样开关S1、S2采用 MOS开关管来实现，具体实现方式包括NMOS管、PMOS管或者两者组成的互补型 MOS开关

参考图2，图2是本实用新型所述的防漏电采样保持电路的第一实施例的电路图，包括：电压跟随电路1和第二开关电容电路2，其中第一采样开关S1和第二采样开关S2均采用NMOS管实现，VIN为采样电压输入端(即被采样电压)， V1为第一节点(即为电压跟随电路1的输出电压)，VO为采样电压输出端(即为第二开关电容电路2的输出电压)。当电路启动时，具体工作方式如下：

1、当VG1和VG2为高电平时，NMOS开启(即开关S1和S2闭合)，经过一定稳定时间后，VO＝V1＝VIN，此时，电容C1、C2上的电压等于被采样电压VIN；

2、当VG1和VG2为低电平时，NMOS管关断(即开关S1和S2闭合)，电容 C1、C2上存储的电荷保持不变，从而输出电压VO、V1保持不变，即等于开关断开前的被采样电压VIN；如果NMOS开关管断开之后VIN电压发生变化，VO、V1 电压仍然保持不变，从而实现了输入电压的采样和保持。

3、由于NMOS存在漏电流ILK1和ILK2，且其大小分别与S1管源极和漏极之间的电压差VDS1和S2管源极和漏极之间的电压差VDS2成正比，其中VDS1＝ V1-VIN,VDS2＝V0-V1，VIN电压变化时，C1上的电压V1会通过S1管漏电，但 V1电压与VO电压接近，C2上的电压通过S2漏电速度变慢，从而有效地减少了由于漏电造成的输出电压VO的变化。

实施例二：

参考图3，图3是采用跟随器电路实现本实用新型所述的防漏电采样保持电路的原理示意图，包括电压跟随电路1、采样电压输入端VIN、第二开关电容电路2和采样电压输出端VO，其中，所述电压跟随电路1和所述第二开关电容电路2串联；所述电压跟随电路1包括附加开关管(S3)和跟随器电路(3)；所述第二开关电容电路2包括第二采样开关S2和第二电压保持电容C2；跟随器电路可以有多种实现方式,包括：利用各种运算放大器实现的增益为1的放大器，或者利用NPN管、PNP管、N型MOS管和P型MOS管的多种组合实现的增益近似为1的跟随器等等。

参考图4，图4是本实用新型所述的防漏电采样保持电路的第二实施例的电路图，附加开关管S3采用的是NMOS管，跟随器电路3采用的是增益近似为1 的运算放大器OP，当电路启动时，具体工作方式如下：

1、当S1、S2闭合,S3断开时，VO＝V2＝V1＝VIN，即采样电压VIN信号存储在电容C上；

2、当S1、S2断开，S3闭合时，单位增益为1的放大器使得S2两端电压相等并等于电容C上的保持电压，即V1＝V2’＝V2＝VO,因此S2不会漏电,若VIN电压发生变化，V1与VO电压仍然保持不变，从而实现了输入电压的采样和保持。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种防漏电采样保持电路，包括采样电压输入端(VIN)、与之串联的第二开关电容电路(2)和采样电压输出端(VO)，所述第二开关电容电路(2)包括第二采样开关(S2)和与之串联的第二电压保持电容(C2)，所述第二电压保持电容(C2)一端接地，另一端与所述采样电压输出端(VO)连接，所述第二采样开关(S2)设置在所述采样电压输入端(VIN)和所述采样电压输出端(VO)之间，其特征在于：所述防漏电采样保持电路还包括至少一个电压跟随电路(1)，所述电压跟随电路(1)设置在所述采样电压输出端(VO)和所述第二开关电容电路(2)之间。

2.根据权利要求1所述的防漏电采样保持电路，其特征在于：所述电压跟随电路(1)包括第一采样开关(S1)和与之串联的第一电压保持电容(C1)以及第一节点(V1)，所述第一采样开关(S1)两端分别与所述采样电压输入端(VIN)和所述第一节点(V1)连接，所述第一节点(V1)与第二采样开关(S2)的一端连接，所述第一电压保持电容(C1)另一端接地，所述第一节点(V1)即为电压跟随电路(1)的输出端。

3.根据权利要求2所述的防漏电采样保持电路，其特征在于：所述第一采样开关(S1)包括NMOS管、PMOS管、或两者组成的互补型MOS开关。

4.根据权利要求2所述的防漏电采样保持电路，其特征在于：所述电压跟随电路(1)包括跟随器电路(3)，所述跟随器电路(3)的输入端(V2)连接在所述第二采样开关(S2)和所述采样电压输出端(VO)之间，所述跟随器电路(3)的输出端(V2’)与所述第一节点(V1)连接。

5.根据权利要求4所述的防漏电采样保持电路，其特征在于：所述电压跟随电路(1)还包括附加开关管(S3)，所述附加开关管(S3)两端分别与所述第一节点(V1)和所述跟随器电路(3)的输出端(V2’)连接，所述附加开关管(S3)包括NMOS管、PMOS管、或两者组成的互补型MOS开关。

6.根据权利要求5所述的防漏电采样保持电路，其特征在于：所述跟随器电路(3)包括增益为1的运算放大器电路(4)。

7.根据权利要求6所述的防漏电采样保持电路，其特征在于：所述增益为1的运算放大器电路(4)包括单位增益为1的放大器(OP)。

8.根据权利要求6所述的防漏电采样保持电路，其特征在于：所述增益为1的运算放大器电路(4)包括射极跟随器(5)和源极跟随器(6)。

9.根据权利要求8所述的防漏电采样保持电路，其特征在于：所述射极跟随器(5)包括NPN管、PNP管、或NPN管和PNP管组合实现的增益为1的跟随器；所述源极跟随器(6)包括N型MOS管、P型MOS管、或N型MOS管和P型MOS管组合实现的增益为1的跟随器。

10.根据权利要求1所述的防漏电采样保持电路，其特征在于：所述第二采样开关(S2)包括NMOS管、PMOS管、或两者组成的互补型MOS开关。

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