CN1897465B

CN1897465B - 具有降低的沟道电导变化的采样和保持电路及其操作方法

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Publication number: CN1897465B
Application number: CN2006101063925A
Authority: CN
Inventors: 林成相
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-07-14
Filing date: 2006-07-14
Publication date: 2012-06-13
Anticipated expiration: 2026-07-14
Also published as: US7385427B2; KR100693819B1; US20070013417A1; KR20070008998A; CN1897465A

Abstract

一种诸如采样和保持电路之类的电子装置，包括：场效应晶体管(FET)、电容和电压偏置电路。FET配置来在其第一端接收信号并响应于在其栅极端的开关信号选择性地向其第二端提供信号。电容器电连接到FET的第二端。电压偏置电路电连接到FET的第一端和栅极端。电压偏置电路配置来保持FET的第一端和栅极端之间的基本上恒定的电压差，同时将信号提供到FET的第二端并实际上独立于输入信号的电压电平。还公开了相关的操作方法。

Description

具有降低的沟道电导变化的采样和保持电路及其操作方法

技术领域

本发明涉及可以用在模拟-数字(A/D)转换器的前端的采样和保持电路及其相关的操作方法。

背景技术

跟踪和保持电路，或采样和保持电路是通常可以用于模拟-数字(A/D)转换器的前端来以离散时间间隔连续采样变化信号的电路类型。常规跟踪和保持电路通常包括开关和电容。同样，常规跟踪和保持电路可以显示出相当大的沟道电荷注入和/或沟道电导中的变化，二者都可以依赖于栅极-源极电压和/或跟踪和保持电路中的开关的阈值电压。图1是图解常规根据和保持电路的电路图。参照图1，用作开关的n沟道金属氧化物半导体(NMOS)晶体管20包括向其施加具有给定周期的脉冲信号VP的栅极端，向其施加模拟输入信号VIN的源极端，和耦合到保持电容CH的漏极端。跟踪和保持电路可以在跟踪模式操作和保持模式操作中运行。在跟踪模式操作中，响应于施加处于逻辑‘高’电平的脉冲信号VP导通NMOS晶体管20，并且充电保持电容CH。在保持模式操作中，响应于施加处于逻辑‘低’电平的脉冲信号VP截止NMOS晶体管20，并且保持电容CH保持所存储的电荷。

当NMOS晶体管20从导通(即，传导)状态过渡为截止(即，非传导)状态时，可以在NMOS晶体管20的栅极下的沟道区域中积累的电荷可能释放到输入电压端或保持电容CH(可能性相同)。同样，所释放的电荷的大约一半被传送到保持电容CH。可以使用公式(1/2)×(Cox×W×L)×(V_gs-V_th)来描述传送到保持电容CH的电荷，其中Cox表示栅极氧化层的每单元区域的电容，W表示栅极的宽度，L表示栅极的长度，V_gs表示栅极端和源极端之间的电压，并且V_th表示NMOS晶体管20的阈值电压。

可以将跨NMOS晶体管20的沟道的沟道电压V_ch表示为：

<方程1>

V_ch＝-((Cox×W×L)/(2×C_hold)×(V_gs-V_th))

其中C_hold表示保持电容CH的电容。

当输入信号VIN是正弦波Asin(ωt)时，可以由公式V_gs＝VP-Asin(ωt)表示栅极-源极电压，其中A表示输入信号VIN的电压幅度。可以将栅极-源极电压的变化ΔV_gs表示为：

<方程2>

ΔV_gs＝Asin(ωt)

可以将阈值电压V_th表示为：

<方程3>

V_th＝V_tho+Γ×[(2φ_F+V_SB)^1/2-(2φ_F)^1/2]其中V_tho表示初始阈值电压，Φ_F表示工作函数，V_SB表示晶体管的源极和基底(body)之间的电压，而Γ表示(2qεSN_SUB)^1/2/Cox，其中q表示电子电荷量，ε_S表示硅的介电常数，而N_SUB表示基片(或基底)的掺杂浓度。

可以将阈值电压中的变化ΔV_gs表示为：

<方程4>

ΔV_th＝Γ×[Asin(ωt)]^1/2

参照方程1、2和4，可以将基于电荷注入的、对于沟道电压V_ch的电压的最大变化ΔV_ch，var表示为：

<方程5>

ΔV_ch.var＝[(C_OX×W×L)/(2×C_hold)]×[A+r×A^1/2]

因此，随着栅极-源极电压V_gs和阈值电压V_th响应于输入信号VIN改变，基于输入信号VIN可以改变沟道电压ΔV_ch，var的最大变化。

当NMOS晶体管在线性区域中操作时，可以由公式i_d＝K_n/2[2(V_gs-V_th)V_ds-V_ds ²]表示NMOS晶体管的漏极电流i_d，并且可以由公式G_ds＝(

Figure S061A6392520060801D00002095126QIETU

i_d/V_ds)≈K_n×(V_gs-V_th)表示沟道电导G_ds，其中V_ds表示漏极和源极之间的电压，K_n表示μ×Cox×W/L，而μ表示电子迁移率。可以将沟道电导G_ds的最大电导变化ΔG_ds，var表示为：

<方程6>

ΔG_ds，var＝K_n×[A+Γ×A^1/2]

因此，随着栅极-源极电压V_gs和阈值电压V_th响应于输入信号VIN改变，可以根据输入信号VIN改变最大沟道电导变化ΔG_ds，var以及最大沟道电压变化ΔV_ch，var。

发明内容

本发明的一些实施例可以提供能够降低沟道电荷注入和/或沟道电导变化的跟踪和保持电路。

本发明的其它实施例可以提供用于操作能够降低沟道电荷注入和/或沟道电导变化的跟踪和保持电路的方法。

在一些实施例中，跟踪和保持电路可以包括第一金属氧化物半导体

(MOS)晶体管、保持电容、第一电平转换器(level shifter)和第二电平转换器。

一种跟踪和保持电路可以包括第一MOS晶体管、保持电容、第一电平转换器和第二电平转换器。第一MOS晶体管可以配置来在输入端接收电平转换后的(level-shifted)信号，并且可以基于时钟信号采样该电平转换后的信号来在输出端输出采样信号。保持电容可以耦合到输出端，并且可以配置来保持采样信号。第一电平转换器可以配置来改变或影响模拟输入信号的电压电平第一直流(DC)电压电平来产生开关信号，并且可以配置来将开关信号提供到第一MOS晶体管的栅极。第二电平转换器可以配置来改变或影响模拟输入信号的电压电平第二直流电压电平来产生所述电平转换后的信号，并且可以配置来向第一MOS晶体管的输入端提供该电平转换后的信号。

第一和第二电平转换器可以配置来分别将模拟输入信号的电压电平改变差不多第一和第二直流(DC)电压电平来提供电平转换的信号。因此，无论模拟输入信号的变化，都可以保持NMOS晶体管的栅极-源极电压。

在其它实施例中，一种跟踪和保持电路可以包括第一跟踪和保持单元、第二跟踪和保持单元和差分(differential)缓冲器。

第一跟踪和保持单元可以包括第一MOS晶体管，可以配置来基于时钟信号采样第一模拟输入信号来在第一输出端输出第一采样信号；耦合到第一输出端的保持电容，可以配置来保持第一采样信号；和第一电平转换部件，可以配置来将第一MOS晶体管的栅极-源极电压保持在预定电压。

第二跟踪和保持单元可以包括第二MOS晶体管，可以配置来基于时钟信号采样第二模拟输入信号来在第二输出端输出第二采样信号；耦合到第二输出端的保持电容，可以配置来保持第二采样信号；和第二电平转换部件，可以配置来将第二MOS晶体管的栅极-源极电压保持在预定电压。

差分缓冲器可以配置来缓冲第一采样信号和第二采样信号来产生差分输出信号对。

其中，所述第一电平转换部件可以包括：第一电平转换器，配置来将第一直流电压电平添加到第一模拟输入信号，被配置来将添加后的信号提供到第一MOS晶体管的栅极；和第二电平转换器，配置来将第二直流电压电平添加到第一模拟输入信号，被配置来将添加后的信号提供到第一MOS晶体管的输入端。所述第二电平转换部件可以包括：第三电平转换器，配置来将第一直流电压电平添加到第二模拟输入信号，被配置来将添加后的信号提供到第二MOS晶体管的栅极；和第四电平转换器，配置来将第二直流电压电平添加到第二模拟输入信号，被配置来将添加后的信号提供到第二MOS晶体管的输入端。

在其它实施例中，执行跟踪和保持操作的方法可以包括将模拟输入信号改变或偏置差不多第一DC电压电平来产生电平转换后的信号；将模拟输入信号改变或偏置差不多第二DC电压电平来产生开关信号；响应于时钟信号和开关信号采样电平转换后的信号来产生采样信号；和保持采样信号。

根据本发明的一些实施例，电子装置包括第一场效应晶体管(FET)、第一电容器和第一电压偏置电路。第一FET配置来在其第一端接收第一信号并响应于在其栅极端的开关信号选择性地向其第二端提供该第一信号。第一电容器电连接到该第一FET的第二端。第一电压偏置电路电连接到第一FET的第一端和栅极端。该第一电压偏置电路配置来在该第一信号被提供到第一FET的第二端的同时保持第一FET的第一端和栅极端之间的基本上恒定的电压差，并且该电压差实际上独立于输入信号的电压电平。

在一些实施例中，无论在其第一端的信号的电压电平，第一电压偏置电路都可以配置来保持第一FET的第一端和栅极端之间的基本上恒定的电压差。

在其它实施例中，第一FET的第一和第二端分别可以是源极和漏极端。第一电压偏置电路可以包括第三电压偏置电路和第四电压偏置电路。第三电压偏置电路可以电连接到第一FET的栅极端，并且可以配置来通过第一预定电压电平偏置输入信号的电压电平来向栅极端提供开关信号。第四电压偏置电路可以电连接到第一FET的源极端，并且可以配置来通过第二预定电压电平偏置输入信号的电压电平来向源极端提供所述第一信号。

在一些实施例中，第一和第二预定电压电平之间的电压差可以大于第一FET的阈值电压。

在其它实施例中，输入信号可以是模拟输入信号，并且第一和第二预定电压电平可以是第一和第二DC偏置电压。

在一些实施例中，第三电压偏置电路可以包括第二FET和第三FET。第二FET可以具有电连接在第一电源电压和第一FET的栅极端之间的源极和漏极端，并且可以配置来响应于在其栅极端的第一偏置电压进行控制。第三FET可以具有电连接在第一FET的栅极端和第二电源电压之间的源极和漏极端，并且可以配置来响应于在其栅极端的输入信号进行控制。

在其它实施例中，第四电压偏置电路可以包括第四FET和第五FET。第四FET可以具有电连接在第一电源电压和第一FET的源极端之间的源极和漏极端，并且可以配置来响应于在其栅极端的第二偏置电压进行控制。第五FET可以具有电连接在第一FET的源极端和第二电源电压之间的源极和漏极端，并且可以配置来响应于在其栅极端的输入信号进行控制。

在一些实施例中，第三电压偏置电路可以配置来响应于时钟信号选择性地将开关信号提供到第一FET的栅极端。

在其它实施例中，电子装置可以包括栅极控制电路。栅极控制电路可以包括第六FET，该第六FET具有电连接在第一FET的栅极和电源电压之间的源极端和漏极端，并且可以配置来响应于在该第六FET的栅极端的时钟信号选择性地提供开关信号。

在一些实施例中，金属氧化物半导体(MOS)电容可以电连接在第一FET的漏极端和第六FET的栅极端之间。

在某些实施例中，所述第一FET可以是n沟道金属氧化物半导体FET，并且第一预定的电压电平可以大于第二预定电压电平。

在其它实施例中，所述第一FET可以是P沟道金属氧化物半导体FET，并且第一预定电压电平可以小于第二预定电压电平。

在一些实施例中，电子装置可以包括第一采样和保持电路、第二采样和保持电路和电连接到第一和第二采样和保持电路的差分缓冲器。第一采样和保持电路可以包括第一FET、第一电容器和第一电压偏置电路，并且可以配置来基于第一信号输出第一采样信号。第二采样和保持电路可以配置来基于第二信号输出第二采样信号。第二采样和保持电路可以包括第七FET、第二电容器和第二电压偏置电路。第七FET可以配置来在其第一端接收第二信号，并且响应于在其栅极的第二开关信号将第二信号提供到其第二端。第二电容可以电连接到第七FET的第二端。第二电压偏置电路可以电连接到第七FET的第一端和栅极端，并且可以配置来在第二信号被提供到第七FET的第二端的同时保持该第一FET的第一端和栅极端之间的基本上恒定的电压差。差分缓冲器可以配置来基于第一和第二采样信号提供差分输出信号对。

在一些实施例中，第一和第二信号可以是通过预定电压电平偏置的差分输入信号对。

根据本发明的其它实施例，用于操作包含场效应晶体管(FET)和电连接到它的电容器的电子装置的方法包括在FET的第一端接收第一信号。响应于在FET的栅极端接收开关信号将该第一信号选择性提供到FET的第二端。响应于将该第一信号选择性地提供到FET的第二端，在FET的第一端和栅极端之间保持基本上恒定的电压差，并且该电压差基本上独立于输入信号的电压电平。

在一些实施例中，FET的第一和第二端分别可以是源极和漏极端。可以将输入信号的电压电平偏置第一预定电压电平来将开关信号提供到FET的栅极端，并将输入信号的电压电平偏置第二预定的电压电平来将信号提供到FET的源极端，以保持源极端和栅极端(即，栅极-源极电压)之间的基本上恒定的电压差。

根据本发明的进一步的实施例，采样和保持电路包括电容、场效应晶体管(FET)和电压偏置电路。FET包括配置来接收第一信号的源极端、电连接到电容的漏极端和栅极端。FET配置来响应于在栅极端的开关信号在采样操作期间选择性地将电容连接到该第一信号，并且在保持操作期间将电容从该第一信号断开。电压偏置电路电连接到FET的源极端和栅极端，被配置来在采样操作期间保持实际上恒定的栅极-源极电压，并且该栅极-源极电压独立于模拟输入信号的电压电平。

在一些实施例中，电压偏置电路可以包括第一和第二电压偏置电路。第一电压偏置电路可以电连接到FET的栅极端，并且可以配置来将模拟输入信号的电压电平偏置第一预定电压电平来在采样操作期间将开关信号提供到栅极端。第二电压偏置电路可以电连接到FET的源极，并且可以配置来将模拟输入信号的电压电平偏置第二预定电压电平来将第一信号提供到源极端并由此保持基本上恒定的栅极-源极电压。

附图说明

图1是图解常规的跟踪和保持电路的电路图；

图2是图解根据本发明实施例的跟踪和保持电路的电路图；

图3是图解根据本发明其它实施例的跟踪和保持电路的电路图；

图4是图解根据本发明一些实施例的、与跟踪和保持电路进行比较、响应于输入信号在常规的跟踪和保持电路中的沟道电导的变化的图；和

图5是图解根据本发明进一步实施例的跟踪和保持电路的电路图。

具体实施方式

在下面参照显示本发明实施例的附图来更加详细地描述本发明。然而，可以以多种不同的形式实现本发明，而不应该理解为限制到这里阐述的实施例。相反，提供这些实施例是使得本公开透彻和完整，并且将本发明的范围完全传递给本领域技术人员。在附图中，为了清楚，可能夸大元件区域的尺寸和相对尺寸。

将理解的是，当元件或层被称为在另一元件或层“之上”、“连接到”或

“耦合到”另一元件或层时，它可以直接在另一元件或层之上、连接到或耦合到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为直接在另一元件或层“之上”、“直接连接到”或“直接耦合到”另一元件或层时，不存在中间元件或层。在整个附图中，相同的附图标记指相同的元件。正如在这里使用的那样，术语“和/或”包括一个或多个并列项的任意和所有组合。

将理解的是，虽然术语第一、第二等在这里可以用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一区域、层或部分进行区分。因此，可以将第一元件、部件、区域、层或部分命名为第二元件、部件、区域、层或部分，而不背离本发明的教导。

这里使用的术语仅用于描述特定实施例，并且不希望限制本发明。正如在这里使用的那样，除非上下文明确地指出，否则单数形式意欲包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包括”说明所声明的特征、整数、步骤、操作、部件和/或组件的存在，但是并不排除一个或多个其它特征、整数、步骤、操作、部件和/或组的存在和附加。

除非另外定义，这里使用的所有术语具有与本发明所属的本领域技术人员一般理解含义相同的含义。将进一步理解的是，诸如在一般使用的字典中定义的术语应该被解释为具有与本申请和/或相关领域的上下文中的它们的含义一致的含义，并且除非这里明确定义，否则不能以理想化或字面含义进行解释。

图2是图解根据本发明一些实施例的跟踪和保持电路的电路图。参照图2，跟踪和保持电路(这里还称为采样和保持电路)400包括NMOS晶体管410、保持电容CH、第一电平转换器(这里还称为第一电压偏置电路)410和第二电平转换器(这里还称为第二电压偏置电路)415。

第一电平转换器410配置来将具有第一DC电压电平的直流(DC)偏置电压添加到模拟输入信号VIN，由此将开关信号提供到NMOS晶体管420的栅极。第二电平转换器415配置来将具有第二DC电压电平的直流(DC)偏置电压添加到模拟输入信号VIN。NMOS晶体管420接收第二电平转换器415的输出信号，基于时钟信号VP采样第二电平转换器415的输出信号，并且将采样信号提供到跟踪和保持电路400的输出端。保持电容CH耦合在跟踪和保持电路400的输出端和地电压之间以便保持采样电压。

第一电平转换器410包括p沟道金属氧化物半导体(PMOS)晶体管411和412。PMOS晶体管411耦合在电源电压VDD和节点N1之间，并且基于第一偏置电压VB1进行控制(即，导通和截止)。PMOS晶体管412耦合在地电压和节点N1之间，并且基于模拟输入信号VIN进行控制。

第二电平转换器415包括PMOS晶体管416和417。PMOS晶体管416耦合在电源电压VDD和NMOS晶体管420的源极S之间，并且基于第二偏置电压VB2进行控制(即，导通和截止)。PMOS晶体管417耦合在地电压和NMOS晶体管420的源极S之间，并且基于模拟输入信号VIN进行控制。

跟踪和保持电路400还包括NMOS晶体管430，配置来响应于时钟信号VP控制NMOS晶体管420的栅极G。跟踪和保持电路400还包括MOS电容器CM，它具有连接到NMOS晶体管420的漏极D(即，跟踪和保持电路400的输出端)的第一端，和连接到时钟信号VP的第二端。

下面将更加详细地描述图2的跟踪和保持电路400的操作。更具体的是，跟踪和保持电路400配置来以离散时间间隔采样所接收到的模拟输入信号VIN来产生采样信号VOUT。向NMOS晶体管420的源极S提供输入信号VIN+第二DC电压电平。换句话说，将输入电压VIN偏置预定的电压电平，并将其提供到NMOS晶体管420的源极端S。

当以逻辑‘低’电平提供时钟信号VP时，NMOS晶体管430截止，因此节点N1的电压电平依赖于第一电平转换器410的输出信号。同样，NMOS晶体管420导通，并且将第二电平转换器415的输出信号发送到跟踪和保持电路400的输出端。当时钟信号VP从逻辑‘低’电平过渡到逻辑‘高’电平时，节点N1处于逻辑‘低’电平，并且NMOS晶体管420截止。由于NMOS晶体管420处于截止状态，所以可以在NMOS晶体管420的栅极的下沟道积累的电荷可以被传送到保持电容CH。换句话说，当NMOS晶体管420导通然后截止时，可以产生沟道电荷注入，这可能导致寄生(即，漏电)电流。

在图1所示的常规跟踪和保持电路中，由于沟道电荷注入，所以可以改变沟道电压电平和沟道电导，并且这基于模拟输入信号VIN的电压电平。

因此，图2所示的根据本发明一些实施例的跟踪和保持电路400包括第一电平转换器/电压偏置电路410和第二电平转换器/电压偏置电路415。更具体地说，第二电平转换器415配置来向NMOS晶体管420的源极提供模拟输入信号+对应于第二DC电压电平的偏置电压，而第一电平转换器410配置来向NMOS晶体管420的栅极提供模拟输入信号+对应于第一DC电压电平的偏置电压，以便降低关于模拟输入信号VIN的NMOS晶体管420的沟道电压和/或沟道电导的变化。如上所述，NMOS晶体管的沟道道电压和/或沟道电导的变化可以依赖于栅极-源极电压VGS和阈值电压V_th。同样，无论何种情况，跟踪和保持电路400配置来保持基本上恒定的栅极-源极电压VGS，和/或基本上独立于模拟输入信号。

仍然参照图2，当NMOS晶体管430截止时，节点N1的电压电平，即第一电平转换器410的输出等于第一DC偏置电压电平和模拟输入信号VIN之和。因此，NMOS晶体管420导通，并且向NMOS晶体管420的源极S提供第二DC偏置电压电平和模拟输入信号VIN之和。同样，NMOS晶体管420的栅极-源极电压等于第一电平转换器410提供的DC电压和第二电平转换器415提供的DC电压之间的差。因此，即使模拟输入信号VIN可以改变，但是晶体管420的栅极-源极电压可以保持在基本上恒定的电压。由于无论模拟输入信号VIN中的变化如何，都可以基本上保持NMOS晶体管420的栅极-源极电压VGS，因此可以显著地降低沟道电压和/或沟道电导的变化。

在图2的跟踪和保持电路400中，当时钟信号处在逻辑‘低’(即，时钟信号禁止)时，NMOS晶体管430截止，并且向NMOS晶体管420的栅极G提供开关信号(即，第一电平转换器410的输出信号)。为了导通NMOS晶体管420，NMOS晶体管420的栅极-源极电压VGS应该大于NMOS晶体管420的阈值电压V_th。然而，如上所述，当时钟信号VP处于逻辑‘低’时，NMOS晶体管420的栅极-源极电压VGS等于第二电平转换器415的输出和第一电平转换器410的输出之间的电压差。因此，第一电平转换器410的输出和第二电平转换器415的输出之间的电压差应该大于NMOS晶体管420的阈值电压V_th。换句话说，由第一电平转换器410提供的DC偏置电压和第二电平转换器415提供的DC偏置电压之间的电压差应该大于NMOS晶体管420的阈值电压V_th。

当NMOS晶体管420截止时，在图2中的跟踪和保持电路400中的MOS 电容CM可以吸收可能从NMOS晶体管420的漏极D注入保持电容CH的电荷。因此，MOS电容器CM可以降低由NMOS晶体管420导通和截止，即由于导通和截止状态之间的过渡导致的采样电压VOUT的失真。

图3是图解根据本发明其它实施例的跟踪和保持电路的电路图。参照图3，跟踪和保持电路500包括PMOS晶体管520、保持电容CH、第一电平转换器/电压偏置电路510和第二电平转换器/电压偏置电路515。

第一电压转换器510将具有第一DC电压电平的DC偏置电压添加到模拟输入信号VIN，由此将开关信号提供到PMOS晶体管520的栅极。第二电平转换器515将具有第二DC电压电平的DC偏置电压提供到模拟输入信号VIN。PMOS晶体管520接收第二电平转换器515的输出信号，基于时钟信号VP采样输出信号，并且将采样信号提供到跟踪和保持电路500的输出端。保持电容CH耦合在跟踪和保持电路500的输出端和地电压之间以便保持采样电压。

第一电平转换器510包括PMOS晶体管511和512。PMOS晶体管511耦合在电源电压VDD和节点N1之间，并且基于第一偏置电压VB1进行控制。PMOS晶体管512耦合在地电压和节点N1之间，并且基于模拟输入信号VIN进行控制。

第二电平转换器515包括PMOS晶体管516和517。PMOS晶体管516耦合在电源电压VDD和PMOS晶体管520的源极S之间，并且基于第二偏置电压VB2进行控制。PMOS晶体管517耦合在地电压和PMOS晶体管520的源极S之间，并且基于模拟输入电压VIN进行控制。

跟踪和保持电路500还包括PMOS晶体管530来响应于时钟信号VP控制PMOS晶体管520的栅极G。当时钟信号VP处于逻辑‘低’时(即，当时钟信号禁止时)，PMOS晶体管530导通，并且节点N1电连接到电源电压VDD。同样，PMOS晶体管520截止。

然而，在图3的跟踪和保持电路500中，当时钟信号处于逻辑‘高’(即，当时钟信号允许时)时，PMOS晶体管530截止，并且将来自第一电平转换器510的输出信号提供到PMOS晶体管520的栅极G。为了导通PMOS晶体管520，PMOS晶体管520的栅极-源极电压VGS应该大于PMOS晶体管520的阈值电压V_th。然而，当时钟信号处于逻辑‘高’时，PMOS晶体管520的栅极-源极电压VGS等于第二电平转换器515的输出和第一电平转换器510 之间的电压差。因此，第一电平转换器510的输出和第二电平转换器515的输出之间的电压差应该大于PMOS晶体管520的阈值电压V_th。

图3的跟踪和保持电路500的操作基本上与图2的跟踪和保持电路相同，由此不提供其进一步描述。

图4是图解根据本发明一些实施例的、与跟踪和保持电路进行比较、响应于输入信号在常规的跟踪和保持电路中的沟道电导的变化的图。在图4中，线CA对应于图1的常规跟踪和保持电路，而线CB对应于图2所示的根据本发明一些实施例的跟踪和保持电路，并且线CC对应于图3所示的根据本发明其它实施例的跟踪和保持电路。由线CA显示的沟道电导在大约1.172mΩ^-1到大约59.316mΩ^-1的范围内变化，由线CB显示的沟道电导在大约124.48mΩ^-1到大约132.27mΩ^-1的范围内变化，并且由线CC显示的沟道电导在大约29.276mΩ^-1到大约29.582mΩ^-1的范围内变化。

换句话说，可以将图4中图解的沟道电导的变化排序为CC<CB<CA。因此，对应于线CC的跟踪和保持电路提供最小的沟道电导的变化。

对应于图3的线CC的跟踪和保持电路使用PMOS晶体管作为开关，因此当采样频率相对低时可以提供相对好的性能。另一方面，对应于图2的跟踪和保持电路使用NMOS晶体管作为开关，并且当采样频率相对高时更适合使用它。

图5是图解根据本发明进一步实施例的跟踪和保持电路的电路图。图5的跟踪和保持电路1000包括两个如图2所示的跟踪和保持电路，它们分别接收差分输入信号AINT和AINC，并且分别在其上执行采样操作。通过伪(pseudo)差分缓冲器1300，将来自两个差分跟踪和保持电路的采样信号进行缓冲，并且作为差分输出信号对OUTT和OUTC来产生。

更具体地说，跟踪和保持电路1000包括第一跟踪和保持单元1100、第二跟踪和保持单元1200和差分缓冲器1300。第一跟踪和保持单元1100对于MOS晶体管1120维持基本上恒定的栅极-源极电压，以便降低沟道电荷注入和/或沟道电导的变化。同样，第一跟踪和保持单元1100响应于时钟信号VP采样第一模拟输入信号AINT来产生第一采样信号。

第二跟踪和保持单元1200对于MOS晶体管1220维持基本上恒定的栅极-源极电压，以便降低沟道电荷注入和/或沟道电导的变化。同样，第二跟踪和保持单元1200响应于时钟信号VP采样第二模拟输入信号AINC来产生第二采样信号。

差分缓冲器1300可以是伪差分缓冲器，配置来缓冲第一和第二采样信号来产生差分输出信号对。差分缓冲器1300包括具有单增益(unity gain)的差分放大器1310。在差分放大器1310的四个输入端中，两个输入端分别接收第一跟踪和保持单元1100的输出信号和第二跟踪和保持单元1200输出信号。差分放大器1310的其它两端分别连接到差分放大器1310的两个输出端。

图5的跟踪和保持电路1000使用单增益伪差分缓冲器，它接收要被采样的差分输入信号对，并且输出差分输出信号对。例如，跟踪和保持电路1000可以被用在具有小于100MHz的采样速度的系统中。

如上所述，根据本发明实施例的跟踪和采样电路包括电平转换器或电压偏置电路，配置来基本上将MOS晶体管的栅极-源极电压保持在大于其阈值电压的预定电压电平，使得无论如何都可以降低沟道电荷注入和/或沟道电导的变化，和/或基本上独立于输入信号的变化。此外，跟踪和保持电路可以配置来防止采样信号失真。

本发明的上述描述是示意性的，并且不应理解为限制本发明。虽然已经描述了本发明的一些示例实施例，但是本领域技术人员将认识到在示例实施例中可以进行许多修改而不实际背离本发明的新颖教学和优点。因此，所有的这样的修改都意欲包含在权利要求中定义的本发明的范围中。在权利要求中，装置+功能条款意欲涵盖这里描述的执行所述功能的结构以及结构等效物和等效结构。因此，应该理解的是本发明的上述描述是示意性的，并且不应理解为限制在所公开的特定实施例，并且所公开的实施例以及其它实施例的修改意欲包含在所附权利要求的范围内，由下面的权利要求以及包含在其中的权利要求的等效物限定本发明。

Claims

1.一种电子装置，包括：

第一场效应晶体管，配置来在其第一端接收第一信号并响应于在其栅极端的开关信号选择性地向其第二端提供该第一信号；

电连接到第一场效应晶体管的第二端的第一电容器；和

电连接到第一场效应晶体管的第一端和栅极端的第一电压偏置电路，被配置为在该第一信号被提供到该第一场效应晶体管的第二端的同时保持第一场效应晶体管的第一端和栅极端之间的基本上恒定的电压差，并且该电压差独立于输入信号的电压电平，

其中第一场效应晶体管的第一和第二端分别包括源极和漏极端，并且其中第一电压偏置电路包括：

电连接到第一场效应晶体管的栅极端的第三电压偏置电路，被配置来将输入信号的电压电平偏置第一预定电压电平来向栅极端提供开关信号；和

电连接到第一场效应晶体管的源极端的第四电压偏置电路，被配置来将输入信号的电压电平偏置第二预定电压电平来向源极端提供所述第一信号。

2.如权利要求1所述的装置，其中响应于开关信号，第一和第二预定电压电平之间的电压差大于第一场效应晶体管的阈值电压。

3.如权利要求1所述的装置，其中输入信号包括模拟输入信号，并且其中第一和第二预定电压电平包括第一和第二直流偏置电压。

4.如权利要求1所述的装置，其中第三电压偏置电路包括：

第二场效应晶体管，其具有电连接在第一电源电压和第一场效应晶体管的栅极端之间的源极和漏极端，被配置来响应于在其栅极端的第一偏置电压进行控制；和

第三场效应晶体管，其具有电连接在第一场效应晶体管的栅极端和第二电源电压之间的源极和漏极端，被配置来响应于在其栅极端的输入信号进行控制。

5.如权利要求4所述的装置，其中第四电压偏置电路包括：

第四场效应晶体管，其具有电连接在第一电源电压和第一场效应晶体管的源极端之间的源极和漏极端，被配置来响应于在其栅极端的第二偏置电压进行控制；和

第五场效应晶体管，其具有电连接在第一场效应晶体管的源极端和第二电源电压之间的源极和漏极端，被配置来响应于在其栅极端的输入信号进行控制。

6.如权利要求1所述的装置，其中第三电压偏置电路配置来响应于时钟信号选择性地将开关信号提供到第一场效应晶体管的栅极端。

7.如权利要求6所述的装置，还包括：

栅极控制电路，其包括第六场效应晶体管，该第六场效应晶体管具有电连接在第一场效应晶体管的栅极和电源电压之间的源极端和漏极端，被配置来响应于在该第六场效应晶体管的栅极端的时钟信号选择性地提供开关信号。

8.如权利要求6所述的装置，还包括：

MOS电容，电连接在第一场效应晶体管的漏极端和第六场效应晶体管的栅极端之间。

9.如权利要求1所述的装置，其中所述第一场效应晶体管包括n沟道金属氧化物半导体场效应晶体管，并且其中响应于开关信号，第一预定的电压电平大于第二预定电压电平。

10.如权利要求1所述的装置，其中所述第一场效应晶体管包括p沟道金属氧化物半导体场效应晶体管，并且其中响应于开关信号，第一预定电压电平小于第二预定电压电平。

11.如权利要求1所述的装置，

其中，所述第一场效应晶体管、第一电容器和第一电压偏置电路包括在第一采样和保持电路中，该第一采样和保持电路被配置来基于第一信号输出第一采样信号；

并且所述装置还包括第二采样和保持电路，配置来基于第二信号输出第二采样信号，第二采样和保持电路包括：

第七场效应晶体管，配置来在其第一端接收第二信号，并且响应于

在其栅极端的第二开关信号将第二信号提供到其第二端；

电连接到第七场效应晶体管的第二端的第二电容器；

电连接到第七场效应晶体管的第一端和栅极端的第二电压偏置电路，被配置为在第二信号被提供到第七场效应晶体管的第二端的同时保持该第七场效应晶体管的第一端和栅极端之间的基本上恒定的电压差；

和

电连接到第一和第二采样和保持电路的差分缓冲器，配置来基于第一和第二采样信号提供差分输出信号对。

12.如权利要求11所述的装置，其中第一和第二信号包括被偏置预定电压电平的差分输入信号对。

13.一种用于操作包含场效应晶体管和电连接到它的电容器的电子装置的方法，该方法包括：

在场效应晶体管的第一端接收第一信号；

响应于在场效应晶体管的栅极端接收开关信号而将该第一信号选择性提供到场效应晶体管的第二端；

响应于将该第一信号选择性地提供到场效应晶体管的第二端，在场效应晶体管的第一端和栅极端之间保持基本上恒定的电压差，并且该电压差独立于输入信号的电压电平，

其中场效应晶体管的第一和第二端分别包括源极和漏极端，并且其中保持基本上恒定的电压差包括：

将输入信号的电压电平偏置第一预定电压电平来将开关信号提供到场效应晶体管的栅极端；和

将输入信号的电压电平偏置第二预定的电压电平来将该第一信号提供到场效应晶体管的源极端。

14.如权利要求13所述的方法，其中第一和第二预定电压电平之间的电压差大于场效应晶体管的阈值电压。

15.一种采样和保持电路，包括：

电容；

场效应晶体管，其包括配置来接收第一信号的源极端、电连接到该电容的漏极端、和栅极端，其中该场效应晶体管被配置为响应于在栅极端的开关信号、在采样操作期间选择性地将电容连接到该第一信号，并且在保持操作期间将电容从该第一信号断开；和

电连接到场效应晶体管的源极端和栅极端的电压偏置电路，被配置来在采样操作期间保持实际上恒定的栅极-源极电压，并且该栅极-源极电压独立于模拟输入信号的电压电平，

其中电压偏置电路包括：

电连接到场效应晶体管的栅极端的第一电压偏置电路，其配置来将模拟输入信号的电压电平偏置第一预定电压电平以在采样操作期间将开关信号提供到栅极端；和

电连接到场效应晶体管的源极端的第二电压偏置电路，被配置来将模拟输入信号的电压电平偏置第二预定电压电平以将所述第一信号提供到源极端并由此保持基本上恒定的栅极-源极电压。

16.一种跟踪和保持电路，包括：

第一MOS晶体管，配置来在输入端接收电平转换后的信号，并且基于时钟信号采样该电平转换后的信号来在输出端输出采样信号；

耦合到输出端的保持电容，并且其配置来保持采样信号；

第一电平转换器，配置来将模拟输入信号的电压电平改变第一直流电压电平来产生开关信号，被配置来将开关信号提供到第一MOS晶体管的栅极；和

第二电平转换器，配置来将模拟输入信号的电压电平改变第二直流电压电平来产生所述电平转换后的信号，被配置来向第一MOS晶体管提供该电平转换后的信号。

17.如权利要求16所述的跟踪和保持电路，其中第一电平转换器包括：

耦合在第一电源电压和第一MOS晶体管的栅极之间的第二MOS晶体管，被配置来受到第一偏置电压的控制；和

耦合在第二电源电压和第一MOS晶体管的栅极之间的第三MOS晶体管，被配置来由模拟输入信号进行控制。

18.如权利要求17所述的跟踪和保持电路，其中，第二电平转换器包括：

耦合在第一电源电压和第一MOS晶体管的输入端之间的第四MOS晶体管，被配置来由第二偏置电压进行控制；和

耦合在第二电源电压和第一MOS晶体管的输入端之间的第五MOS晶体管，被配置来由模拟输入信号进行控制。

19.如权利要求16所述的跟踪和保持电路，其中第一MOS晶体管是N型MOS晶体管。

20.如权利要求17所述的跟踪和保持电路，其中第一MOS晶体管接收依赖于第一直流电压电平和第二直流电压电平之间的差的栅极-源极电压，同时响应于时钟信号激活第一MOS晶体管。

21.如权利要求18所述的跟踪和保持电路，其中第一直流电压电平高于第二直流电压电平。

22.如权利要求19所述的跟踪和保持电路，其中第一直流电压电平和第二直流电压电平之间的差的绝对值大于第一MOS晶体管的阈值电压。

23.如权利要求17所述的跟踪和保持电路，还包括：

栅极控制电路，配置来响应于时钟信号去激活第一MOS晶体管的栅极。

24.如权利要求23所述的跟踪和保持电路，其中栅极控制电路包括N型晶体管。

25.如权利要求17所述的跟踪和保持电路，还包括：

MOS电容，其具有用于接收时钟信号的第一端和连接到输出端的第二端。

26.如权利要求16所述的跟踪和保持电路，其中第一MOS晶体管是P型MOS晶体管。

27.如权利要求26所述的跟踪和保持电路，其中第一MOS晶体管接收依赖于第一直流电压电平和第二直流电压电平之间的差的栅极-源极电压，同时响应于时钟信号激活第一MOS晶体管。

28.如权利要求27所述的跟踪和保持电路，其中第一直流电压电平低于第二直流电压电平。

29.如权利要求28所述的跟踪和保持电路，其中第一直流电压电平和第二直流电压电平之间的差的绝对值大于第一MOS晶体管的阈值电压。

30.如权利要求26所述的跟踪和保持电路，还包括：

31.如权利要求30所述的跟踪和保持电路，其中栅极控制电路包括P型晶体管。

32.一种跟踪和保持电路，包括：

第一跟踪和保持单元，其包括第一MOS晶体管，配置来基于时钟信号采样第一模拟输入信号来在第一输出端输出第一采样信号；耦合到第一输出端的保持电容，配置来保持第一采样信号；和第一电平转换部件，配置来维持第一MOS晶体管的栅极-源极电压；

第二跟踪和保持单元，其包括第二MOS晶体管，配置来基于时钟信号采样第二模拟输入信号来在第二输出端输出第二采样信号；耦合到第二输出端的保持电容，配置来保持第二采样信号；和第二电平转换部件，配置来维持第二MOS晶体管的栅极-源极电压；和

差分缓冲器配置来缓冲第一采样信号和第二采样信号来产生差分输出信号对，

其中第一电平转换部件包括：

第一电平转换器，配置来将第一直流电压电平添加到第一模拟输入信号，被配置来将添加后的信号提供到第一MOS晶体管的栅极；和

第二电平转换器，配置来将第二直流电压电平添加到第一模拟输入信号，被配置来将添加后的信号提供到第一MOS晶体管的输入端，并且其中第二电平转换部件包括：

第三电平转换器，配置来将第一直流电压电平添加到第二模拟输入信号，被配置来将添加后的信号提供到第二MOS晶体管的栅极；和

第四电平转换器，配置来将第二直流电压电平添加到第二模拟输入信号，被配置来将添加后的信号提供到第二MOS晶体管的输入端。

33.如权利要求32所述的跟踪和保持电路，其中第一和第二跟踪和保持单元中的每一个还包括MOS电容，其具有用于接收时钟信号的第一端和分别连接到第一和第二输出端的第二端。

34.一种执行跟踪和保持操作的方法，包括：

将模拟输入信号偏置第一直流电压电平来产生电平转换后的信号；

将模拟输入信号偏置第二直流电压电平来产生开关信号；

响应于时钟信号和开关信号采样电平转换后的信号来产生采样信号；和

保持采样信号。