CN110289820A

CN110289820A - 一种运算放大器电路

Info

Publication number: CN110289820A
Application number: CN201910677860.1A
Authority: CN
Inventors: 唐太平
Original assignee: Individual
Current assignee: Individual
Priority date: 2019-07-25
Filing date: 2019-07-25
Publication date: 2019-09-27

Abstract

本发明公开了一种运算放大器电路，包括相互连接的运放共模反馈回路、共模稳定性补偿电路、差分信号放大电路、第二级电路静态电流控制电路和差模稳定性补偿电路，差分信号放大电路包括运放第一级电路和运放第二级电路，运放共模反馈回路包括运算放大器、与运算放大器输出端连接的MOS器件、分别与运算放大器同相输入端连接的第五电阻和第六电阻，共模稳定性补偿电路包括第三电容以及分别与第三电容连接的第三电阻和第四电阻。本发明在信号通路提供两级放大，保证了足够的直流增益，两级放大后通过NMOS管输出，使其对后级电路的带载能力大大增强，后级的输入电抗几乎对该运放直流增益、带宽及稳定性不产生影响，可实现对差分信号的放大与跟踪。

Description

一种运算放大器电路

技术领域

本发明属于模拟电路技术领域，具体涉及一种运算放大器电路。

背景技术

运算放大器作为一种基本电路单元，被广泛应用于反馈系统中，实现对输入信号的精确放大或跟踪，成为信息系统的重要基础与组成部分。为满足不同应用需求，工业界及学术界一直将其作为重点研究对象，进行了深入的研究，各种架构层出不穷，但其直流增益、带宽、稳定性及带载能力之间常常存在折中，不能兼顾。

发明内容

本发明的目的是为了解决现有技术中存在的技术问题，提供一种具有足够直流增益、能大大增强带载能力且对带宽和稳定性不产生影响的运算放大器电路。

为了达到上述目的，本发明采用以下技术方案：一种运算放大器电路，包括相互连接的运放共模反馈回路、共模稳定性补偿电路、差分信号放大电路、第二级电路静态电流控制电路和差模稳定性补偿电路，所述差分信号放大电路包括运放第一级电路和运放第二级电路，所述运放共模反馈回路包括运算放大器、与运算放大器输出端连接的MOS器件、分别与运算放大器同相输入端连接的第五电阻和第六电阻，所述共模稳定性补偿电路包括第三电容以及分别与第三电容连接的第三电阻和第四电阻，所述差模稳定性补偿电路包括第一电阻、第一电容、第二电阻和第二电容，所述第一电阻与第一电容串联，所述第二电阻与第二电容串联。

进一步地，该运算放大器电路包括运算放大器、模拟电路电源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第一电容、第二电容和第三电容，所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极、第四PMOS管的源极、第五PMOS管的源极、第六PMOS管的源极、第六NMOS管的漏极、第九NMOS管的漏极、第十四NMOS管的漏极、第十五NMOS管的漏极分别与模拟电路电源连接，所述第三NMOS管的源极、第四NMOS管的源极、第七NMOS管的源极、第八NMOS管的源极、第十NMOS管的源极、第十一NMOS管的源极、第十二NMOS管的源极分别接模拟地，所述运算放大器的同相输入端为输出共模电压控制端，所述运算放大器的输出端分别与第一PMOS管的栅极和第二PMOS管的栅极连接，所述第一PMOS管的漏极分别与第三PMOS管的漏极、第三电阻的一端、第一电容的一极、第一NMOS管的漏极、第六NMOS管的栅极连接，所述第一电容的另一极与第一电阻的一端连接，所述第一电阻的另一端与第六电阻的一端连接，所述第六电阻的另一端分别与第五电阻的一端和运算放大器的反相输入端连接，所述第五电阻的另一端与第六电阻之间为差分信号输出端，所述第五电阻的另一端与第二电阻的一端连接，所述第二电阻的另一端与第二电容的一极连接，所述第二电容的另一极分别与第四电阻的一端、第二PMOS管的漏极、第五PMOS管的漏极、第十四NMOS管的栅极、第二NMOS管的漏极连接，所述第四电阻的另一端分别与第三电阻的另一端和第三电容的一极连接，所述第三电容的另一极分别与第一PMOS管的栅极和第二PMOS管的栅极连接，所述第五PMOS管的栅极与第三PMOS管的栅极之间为第一偏置电压输入端，所述第二NMOS管的栅极与第一NMOS管的栅极之间为差分输入信号端，所述第二NMOS管的源极与第一NMOS管源极连接后与第三NMOS管的漏极连接，所述第三NMOS管的栅极为第二偏置电压输入端，所述第十四NMOS管的源极与第十NMOS管的漏极连接，所述第十NMOS管的栅极分别与第十一NMOS管的栅极和第十二NMOS管的栅极连接，所述第十一NMOS管的漏极分别与第六PMOS管的漏极和第十五NMOS管的栅极连接，所述第十五NMOS管的源极分别与第十二NMOS管的漏极和第五电阻的另一端连接，所述第六NMOS管的源极与第四NMOS管的漏极连接，所述第四NMOS管的栅极分别与第七NMOS管的栅极和第八NMOS管的栅极连接，所述第七NMOS管的漏极分别与第四PMOS管的漏极和第九NMOS管的栅极连接，所述第四PMOS管的栅极与第六PMOS管的栅极之间为第三偏置电压输入端，所述第九NMOS管的源极分别与第八NMOS管的漏极和第六电阻的一端连接。

本发明相对现有技术具有以下有益效果：本发明的运算放大器电路包括运放共模反馈回路、共模稳定性补偿电路、差分信号放大电路、第二级电路静态电流控制电路和差模稳定性补偿电路，其中差分信号放大电路包括运放第一级电路和运放第二级电路，具体地讲：运算放大器，第一PMOS管，第二PMOS管，分别从第一PMOS管、第二PMOS管到差分信号输出端的各MOS器件，第五电阻，第六电阻共同构成运放共模反馈回路，决定了差分信号输出端的共模电平等于输出共模电压控制端的电平；第三电阻、第四电阻和第三电容构成的共模稳定性补偿电路提供运放共模反馈回路稳定性补偿；第一NMOS管，第二NMOS管，第三NMOS管，分别从第一NMOS管、第二NMOS管到差分信号输出端的各MOS器件共同构成差分信号放大电路，第一电阻、第一电容、第二电阻、第二电容构成的差模稳定性补偿电路提供差模稳定性补偿；其中第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第五PMOS管构成运放第一级电路，第三NMOS管提供第一级静态偏置电流，第三PMOS管、第五PMOS管提供部分上拉电流；第六NMOS管、第四NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第四PMOS管，第十四NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十五NMOS管、第六PMOS管构成运放第二级电路，实现输出级上下拉功能，分别由第四PMOS管、第六PMOS管提供静态偏置电流；借助运放共模反馈回路，第八NMOS管、第四NMOS管和第七NMOS管的宽长比以及流过第四PMOS管的静态电流决定了流过第八NMOS管、第四NMOS管的静态电流；借助运放共模反馈回路，第十NMOS管、第十二NMOS管和第十一NMOS管的宽长比以及流过第六PMOS管的静态电流决定了流过第十NMOS管、第十二NMOS管的静态电流；第二偏置电压输入端，第三偏置电压输入端，第一偏置电压输入端分别为第三NMOS管，第四PMOS管、第六PMOS管，第三PMOS管、第五PMOS管提供相对应的偏置电流。本发明在信号通路提供两级放大，保证了足够的直流增益，两级放大后通过NMOS管输出，使其对后级电路的带载能力大大增强，后级的输入电抗几乎对该运放直流增益、带宽及稳定性不产生影响，配合外围电路可实现对差分信号的放大与跟踪。

附图说明

图1为本发明的电路原理图。

本发明附图标记含义如下：OP1、运算放大器；AVCC、模拟电路电源；AGND、模拟地；MP1、第一PMOS管；MP2、第二PMOS管；MP3、第三PMOS管；MP4、第四PMOS管；MP5、第五PMOS管；MP6、第六PMOS管；MN1、第一NMOS管；MN2、第二NMOS管；MN3、第三NMOS管；MN4、第四NMOS管；MN5、第五NMOS管；MN6、第六NMOS管；MN7、第七NMOS管；MN8、第八NMOS管；MN9、第九NMOS管；MN10、第十NMOS管；MN11、第十一NMOS管；MN12、第十二NMOS管；MN13、第十三NMOS管；MN14、第十四NMOS管；MN15、第十五NMOS管；R1、第一电阻；R2、第二电阻；R3、第三电阻；R4、第四电阻；R5、第五电阻；R6、第六电阻；C1、第一电容；C2、第二电容；C3、第三电容；Vcom、输出共模电压控制端；Vpb2、第一偏置电压输入端；Vnb1、第二偏置电压输入端；Vpb1、第三偏置电压输入端。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步说明。

如图1所示，一种运算放大器电路，包括相互连接的运放共模反馈回路、共模稳定性补偿电路、差分信号放大电路、第二级电路静态电流控制电路和差模稳定性补偿电路，差分信号放大电路包括运放第一级电路和运放第二级电路，运放共模反馈回路包括运算放大器OP1、与运算放大器OP1输出端连接的MOS器件、分别与运算放大器OP1同相输入端连接的第五电阻R5和第六电阻R6，共模稳定性补偿电路包括第三电容C3以及分别与第三电容C3连接的第三电阻R3和第四电阻R4，差模稳定性补偿电路包括第一电阻R1、第一电容C1、第二电阻R2和第二电容C2，第一电阻R1与第一电容C1串联，第二电阻R2与第二电容C2串联。具体地，该运算放大器电路包括运算放大器OP1、模拟电路电源AVCC、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一电容C1、第二电容C2和第三电容C3，第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极、第五PMOS管MP5的源极、第六PMOS管MP6的源极、第六NMOS管MN6的漏极、第九NMOS管MN9的漏极、第十四NMOS管MN14的漏极、第十五NMOS管MN15的漏极分别与模拟电路电源AVCC连接，第三NMOS管MN3的源极、第四NMOS管MN4的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极、第十NMOS管MN10的源极、第十一NMOS管MN11的源极、第十二NMOS管MN12的源极分别接模拟地AGND，运算放大器OP1的同相输入端为输出共模电压控制端Vcom，运算放大器OP1的输出端分别与第一PMOS管MP1的栅极和第二PMOS管MP2的栅极连接，第一PMOS管MP1的漏极分别与第三PMOS管MP3的漏极、第三电阻R3的一端、第一电容C1的一极、第一NMOS管MN1的漏极、第六NMOS管MN6的栅极连接，第一电容C1的另一极与第一电阻R1的一端连接，第一电阻R1的另一端与第六电阻R6的一端连接，第六电阻R6的另一端分别与第五电阻R5的一端和运算放大器OP1的反相输入端连接，第五电阻R5的另一端与第六电阻R6之间为差分信号输出端vo+/vo-，第五电阻R5的另一端与第二电阻R2的一端连接，第二电阻R2的另一端与第二电容C2的一极连接，第二电容C2的另一极分别与第四电阻R4的一端、第二PMOS管MP2的漏极、第五PMOS管MP5的漏极、第十四NMOS管MN14的栅极、第二NMOS管MN2的漏极连接，第四电阻R4的另一端分别与第三电阻R3的另一端和第三电容C3的一极连接，第三电容C3的另一极分别与第一PMOS管MP1的栅极和第二PMOS管MP2的栅极连接，第五PMOS管MP5的栅极与第三PMOS管MP3的栅极之间为第一偏置电压输入端Vpb2，第二NMOS管MN2的栅极与第一NMOS管MN1的栅极之间为差分输入信号端v+/v-，第二NMOS管MN2的源极与第一NMOS管MN1源极连接后与第三NMOS管MN3的漏极连接，第三NMOS管MN3的栅极为第二偏置电压输入端Vnb1，第十四NMOS管MN14的源极与第十NMOS管MN10的漏极连接，第十NMOS管MN10的栅极分别与第十一NMOS管MN11的栅极和第十二NMOS管MN12的栅极连接，第十一NMOS管MN11的漏极分别与第六PMOS管MP6的漏极和第十五NMOS管MN15的栅极连接，第十五NMOS管MN15的源极分别与第十二NMOS管MN12的漏极和第五电阻R5的另一端连接，第六NMOS管MN6的源极与第四NMOS管MN4的漏极连接，第四NMOS管MN4的栅极分别与第七NMOS管MN7的栅极和第八NMOS管MN8的栅极连接，第七NMOS管MN7的漏极分别与第四PMOS管MP4的漏极和第九NMOS管MN9的栅极连接，第四PMOS管MP4的栅极与第六PMOS管MP6的栅极之间为第三偏置电压输入端Vpb1，第九NMOS管MN9的源极分别与第八NMOS管MN8的漏极和第六电阻R6的一端连接。

使用时，运算放大器OP1，第一PMOS管MP1，第二PMOS管MP2，分别从第一PMOS管MP1、第二PMOS管MP2到差分信号输出端vo+/vo-的各MOS器件，第五电阻R5，第六电阻R6共同构成运放共模反馈回路，决定了差分信号输出端vo+/vo-的共模电平等于输出共模电压控制端Vcom的电平；第三电阻R3、第四电阻R4和第三电容C3构成的共模稳定性补偿电路提供运放共模反馈回路稳定性补偿；第一NMOS管MN1，第二NMOS管MN2，第三NMOS管MN3，分别从第一NMOS管MN1、第二NMOS管MN2到差分信号输出端vo+/vo-的各MOS器件共同构成差分信号放大电路，第一电阻R1、第一电容C1、第二电阻R2、第二电容C2构成的差模稳定性补偿电路提供差模稳定性补偿；其中第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第五PMOS管MP5构成运放第一级电路，第三NMOS管MN3提供第一级静态偏置电流，第三PMOS管MP3、第五PMOS管MP5提供部分上拉电流；第六NMOS管MN6、第四NMOS管MN4、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第四PMOS管MP4，第十四NMOS管MN14、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十五NMOS管MN15、第六PMOS管MP6构成运放第二级电路，实现输出级上下拉功能，分别由第四PMOS管MP4、第六PMOS管MP6提供静态偏置电流；借助运放共模反馈回路，第八NMOS管MN8、第四NMOS管MN4和第七NMOS管MN7的宽长比以及流过第四PMOS管MP4的静态电流决定了流过第八NMOS管MN8、第四NMOS管MN4的静态电流；借助运放共模反馈回路，第十NMOS管MN10、第十二NMOS管MN12和第十一NMOS管MN11的宽长比以及流过第六PMOS管MP6的静态电流决定了流过第十NMOS管MN10、第十二NMOS管MN12的静态电流；第二偏置电压输入端Vnb1，第三偏置电压输入端Vpb1，第一偏置电压输入端Vpb2分别为第三NMOS管MN3，第四PMOS管MP4、第六PMOS管MP6，第三PMOS管MP3、第五PMOS管MP5提供相对应的偏置电流。在差分输入信号端v+/v-加入输入差分信号后，信号经过差分信号放大电路后，差分信号输出端vo+/vo-就会产生输出差分信号。

本发明的共模稳定性补偿电路中第三电阻R3的一端（电路图中的左端）可直接连接到图1中B1、B2位置处以及第一电阻R1的另一端（电路图中的左端），第四电阻R4的一端（电路图中的右端）可直接连接到A1、A2位置处以及第二电阻R2的一端（电路图中的右端）。差模稳定性补偿电路中第一电阻R1的另一端（电路图中的左端）可直接连接到B1、B2位置处，第二电阻R2的一端（电路图中的右端）可直接连接到A1、A2位置处。另外，在本发明的运算放大器电路中，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6可以用相对应的PNP三极管及其其它相应的等效功能元器件替换；第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十四NMOS管MN14、第十五NMOS管MN15可以用相对应的NPN三极管及其它等效元器件替换；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6也可以用MOS管或相应的等效功能元器件替换。

Claims

1.一种运算放大器电路，其特征在于：包括相互连接的运放共模反馈回路、共模稳定性补偿电路、差分信号放大电路、第二级电路静态电流控制电路和差模稳定性补偿电路，所述差分信号放大电路包括运放第一级电路和运放第二级电路，所述运放共模反馈回路包括运算放大器（OP1）、与运算放大器（OP1）输出端连接的MOS器件、分别与运算放大器（OP1）同相输入端连接的第五电阻（R5）和第六电阻（R6），所述共模稳定性补偿电路包括第三电容（C3）以及分别与第三电容（C3）连接的第三电阻（R3）和第四电阻（R4），所述差模稳定性补偿电路包括第一电阻（R1）、第一电容（C1）、第二电阻（R2）和第二电容（C2），所述第一电阻（R1）与第一电容（C1）串联，所述第二电阻（R2）与第二电容（C2）串联。

2.根据权利要求1所述的一种运算放大器电路，其特征在于：包括运算放大器（OP1）、模拟电路电源（AVCC）、第一PMOS管（MP1）、第二PMOS管（MP2）、第三PMOS管（MP3）、第四PMOS管（MP4）、第五PMOS管（MP5）、第六PMOS管（MP6）、第一NMOS管（MN1）、第二NMOS管（MN2）、第三NMOS管（MN3）、第四NMOS管（MN4）、第五NMOS管（MN5）、第六NMOS管（MN6）、第七NMOS管（MN7）、第八NMOS管（MN8）、第九NMOS管（MN9）、第十NMOS管（MN10）、第十一NMOS管（MN11）、第十二NMOS管（MN12）、第十三NMOS管（MN13）、第十四NMOS管（MN14）、第十五NMOS管（MN15）、第一电阻（R1）、第二电阻（R2）、第三电阻（R3）、第四电阻（R4）、第五电阻（R5）、第六电阻（R6）、第一电容（C1）、第二电容（C2）和第三电容（C3），所述第一PMOS管（MP1）的源极、第二PMOS管（MP2）的源极、第三PMOS管（MP3）的源极、第四PMOS管（MP4）的源极、第五PMOS管（MP5）的源极、第六PMOS管（MP6）的源极、第六NMOS管（MN6）的漏极、第九NMOS管（MN9）的漏极、第十四NMOS管（MN14）的漏极、第十五NMOS管（MN15）的漏极分别与模拟电路电源（AVCC）连接，所述第三NMOS管（MN3）的源极、第四NMOS管（MN4）的源极、第七NMOS管（MN7）的源极、第八NMOS管（MN8）的源极、第十NMOS管（MN10）的源极、第十一NMOS管（MN11）的源极、第十二NMOS管（MN12）的源极分别接模拟地（AGND），所述运算放大器（OP1）的同相输入端为输出共模电压控制端（Vcom），所述运算放大器（OP1）的输出端分别与第一PMOS管（MP1）的栅极和第二PMOS管（MP2）的栅极连接，所述第一PMOS管（MP1）的漏极分别与第三PMOS管（MP3）的漏极、第三电阻（R3）的一端、第一电容（C1）的一极、第一NMOS管（MN1）的漏极、第六NMOS管（MN6）的栅极连接，所述第一电容（C1）的另一极与第一电阻（R1）的一端连接，所述第一电阻（R1）的另一端与第六电阻（R6）的一端连接，所述第六电阻（R6）的另一端分别与第五电阻（R5）的一端和运算放大器（OP1）的反相输入端连接，所述第五电阻（R5）的另一端与第六电阻（R6）之间为差分信号输出端，所述第五电阻（R5）的另一端与第二电阻（R2）的一端连接，所述第二电阻（R2）的另一端与第二电容（C2）的一极连接，所述第二电容（C2）的另一极分别与第四电阻（R4）的一端、第二PMOS管（MP2）的漏极、第五PMOS管（MP5）的漏极、第十四NMOS管（MN14）的栅极、第二NMOS管（MN2）的漏极连接，所述第四电阻（R4）的另一端分别与第三电阻（R3）的另一端和第三电容（C3）的一极连接，所述第三电容（C3）的另一极分别与第一PMOS管（MP1）的栅极和第二PMOS管（MP2）的栅极连接，所述第五PMOS管（MP5）的栅极与第三PMOS管（MP3）的栅极之间为第一偏置电压输入端（Vpb2），所述第二NMOS管（MN2）的栅极与第一NMOS管（MN1）的栅极之间为差分输入信号端，所述第二NMOS管（MN2）的源极与第一NMOS管（MN1）源极连接后与第三NMOS管（MN3）的漏极连接，所述第三NMOS管（MN3）的栅极为第二偏置电压输入端（Vnb1），所述第十四NMOS管（MN14）的源极与第十NMOS管（MN10）的漏极连接，所述第十NMOS管（MN10）的栅极分别与第十一NMOS管（MN11）的栅极和第十二NMOS管（MN12）的栅极连接，所述第十一NMOS管（MN11）的漏极分别与第六PMOS管（MP6）的漏极和第十五NMOS管（MN15）的栅极连接，所述第十五NMOS管（MN15）的源极分别与第十二NMOS管（MN12）的漏极和第五电阻（R5）的另一端连接，所述第六NMOS管（MN6）的源极与第四NMOS管（MN4）的漏极连接，所述第四NMOS管（MN4）的栅极分别与第七NMOS管（MN7）的栅极和第八NMOS管（MN8）的栅极连接，所述第七NMOS管（MN7）的漏极分别与第四PMOS管（MP4）的漏极和第九NMOS管（MN9）的栅极连接，所述第四PMOS管（MP4）的栅极与第六PMOS管（MP6）的栅极之间为第三偏置电压输入端（Vpb1），所述第九NMOS管（MN9）的源极分别与第八NMOS管（MN8）的漏极和第六电阻（R6）的一端连接。