CN114389615A - 一种基于环形放大器的mdac - Google Patents
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Abstract
本发明公开了一种基于环形放大器的MDAC，该MDAC呈上下对称的伪差分结构，本实施例的环形放大器没有内部极点，相比传统多级米勒补偿运放，在实现相同带宽下所用功耗更低，即能效更高；并且本发明的环形放大器在第三级引入增益补偿MOS管，在输出电压接近电源轨时，增益补偿MOS管形成的正反馈机制会补偿输出电压接近电源轨时的增益下降，从而得到一个范围更大更平坦的开环增益与输出电压的曲线，相比传统运放，在相同的线性度指标下，本实施例的环形放大器的输出摆幅更大。同时本发明的环形放大器在电源轨之间堆叠的MOS管最多是三个，适用于低压的先进工艺。
Description
技术领域
本发明属于流水线模数转换器技术领域，具体来说，涉及一种基于环形放大器的MDAC。
背景技术
近年来，伴随着无线通信技术的快速发展，对模数转换器(Analog-to-DigitalConverter，简称ADC)的设计要求越来越高，ADC有了更高精度更高速度的要求。流水线ADC是实现高速高精度ADC的一种常用结构，而MDAC(Multiplying Digital-to-AnalogConverter，余量增益电路)是决定流水线ADC性能的关键模块。
基于传统运放的MDAC为了实现足够高的带宽需要消耗很大的功耗，能效较低。而且随着运放低电压工艺的设计要求，传统运放的结构中电源轨之间堆叠的MOS数量较多，例如套筒结构，这种设计会导致传统运放的输出摆幅在低电源电压下很小。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于环形放大器的MDAC。本发明要解决的技术问题通过以下技术方案实现：
本发明提供的一种基于环形放大器的MDAC，所述基于环形放大器的MDAC呈上下对称的伪差分结构，所述基于环形放大器的MDAC包括：
第一环形放大器RINGAMP1、第二环形放大器RINGAMP2、第一前级采样电容CS1、第二前级采样电容CS2，第一反馈电容CF1、第二反馈电容CF2，第一负载电容CL1、第二负载电容CL2、第一共模反馈电容C1、第二共模反馈电容C2、第三共模反馈电容C3、第四共模反馈电容C4、第一自动归零电容CAZ1、第二自动归零电容CAZ2、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13、第十四开关S14以及第十五开关S15，
第一前级采样电容CS1一端与第一开关S1的一端相连，并接入正端余量输入信号VRESP，第一前级采样电容CS1另一端接入电源地；第一开关S1的另一端与第二开关S2的一端、第一自动归零电容CAZ1的一端以及第一反馈电容CF1的一端相连，第二开关S2的另一端接入共模电压(VCM)；第一自动归零电容CAZ1的另一端与第一环形放大器RINGAMP1的输入以及第一共模反馈电容C1的一端相连；第一反馈电容CF1的另一端与第三开关S3的一端以及第四开关S4的一端相连，第四开关S4的另一端接入共模电压(VCM)；第三开关S3的另一端与第一环形放大器RINGAMP1的输出、第五开关S5的一端以及第七开关S7的一端相连；第七开关S7的另一端与第一负载电容CL1的一端相连，并接入负端输出信号VOUTN信号，第一负载电容CL1的另一端接入电源地；第五开关S5的另一端与第六开关S6的一端以及第三共模反馈电容C3的一端相连，第六开关S6的另一端接入共模电压(VCM)；
第二前级采样电容CS2一端与第八开关S8的一端相连，并接入负端余量输入信号VRESN，第二前级采样电容CS2的另一端接入电源地；第八开关S8的另一端与第九开关S9的一端、第二自动归零电容CAZ2的一端以及第二反馈电容CF2的一端相连，第九开关S9的另一端接入共模电压(VCM)；第二自动归零电容CAZ2的另一端与第二环形放大器RINGAMP2的输入以及第二共模反馈电容C2的一端相连；第二反馈电容CF2的另一端与第十开关S10的一端以及第十一开关S11的一端相连，第十一开关S11的另一端接入共模电压(VCM)；第十开关S10的另一端与第二环形放大器RINGAMP2的输出、第十二开关S12的一端以及第十四开关S14的一端相连；第十四开关S14的另一端与第二负载电容CL2的一端相连，并接入正端输出信号VOUTP信号，第二负载电容CL2的另一端接入电源地；第十二开关S12的另一端与第十三开关S13的一端以及第四共模反馈电容C4的一端相连，第十三开关S13的另一端接入共模电压(VCM)；
第一共模反馈电容C1的另一端、第二共模反馈电容C2的另一端、第三共模反馈电容C3的另一端、第四共模反馈电容C4的另一端以及第十五开关S15的一端连接在一起，形成的连接节点为内部共模节点VCMFB。
可选的，第一前级采样电容CS1与第二前级采样电容CS2相同，第一反馈电容CF1与第二反馈电容CF2相同，第一共模反馈电容C1与第二共模反馈电容C2相同，第三共模反馈电容C3与第四共模反馈电容C4相同，第一自动归零电容CAZ1与第二自动归零电容CAZ2相同，第一环形放大器RINGAMP1与第二环形放大器RINGAMP2完全相同。
可选的，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第八开关S8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13以及第十五开关S15均为CMOS开关，第七开关S7以及第十四开关S14均为自举开关。
可选的，第一放大时钟信号CLKA、第二放大时钟信号CLKAE以及复位时钟信号CLKRST控制基于环形放大器的MDAC中的开关处于开启或者关闭以使基于环形放大器的MDAC工作；
其中，第一放大时钟信号CLKA控制第一开关S1、第三开关S3、第五开关S5、第十二开关S12、第十开关S10以及第八开关S8；
第二放大时钟信号CLKAE控制第七开关S7以及第十四开关S14；
复位时钟信号CLKRST控制第二开关S2、第四开关S4、第六开关S6、第十三开关S13、第十五开关S15、第十一开关S11以及第九开关S9。
可选的，第一放大时钟信号CLKA、第二放大时钟信号CLKAE以及复位时钟信号CLKRST为高电平时，控制开关导通，为低电平时，控制开关断开。
可选的，第一环形放大器RINGAMP1与第二环形放大器RINGAMP2完全相同，第一环形放大器RINGAMP1与第二环形放大器RINGAMP2都包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、自偏置NMOS管MNB、自偏置PMOS管MPB、增益补偿PMOS管MPG、增益补偿NMOS管MNG以及自动归零开关SAZ；
第一PMOS管MP1的栅极、自动归零开关SAZ的一端以及第一NMOS管MN1的栅极相连，并接入输入信号VIN；自动归零开关SAZ的另一端与第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第二NMOS管MN2的栅极相连；第二PMOS管MP2的漏极与自偏置NMOS管MNB的漏极、自偏置PMOS管MPB的源极、增益补偿NMOS管MNG的漏极以及第三PMOS管MP3的栅极相连；第二NMOS管MN2的漏极与自偏置NMOS管MNB的源极、自偏置PMOS管MPB的漏极、增益补偿PMOS管MPG的漏极以及第三NMOS管MN3的栅极相连；自偏置PMOS管MPB的栅极接入PMOS管偏置电压VBL；自偏置NMOS管MNB的栅极接入NMOS管偏置电压VBH；增益补偿NMOS管MNG的栅极、增益补偿PMOS管MPG的栅极、第三PMOS管MP3的漏极以及第三NMOS管MN3的漏极相连，并接入输出信号VOUT；增益补偿PMOS管MPG的源极以及增益补偿NMOS管MNG的源极连接，并接入共模电压VCM；第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极都与正电源电压VDD相连；第一NMOS管MN1的源极、第二NMOS管MN2的源极、第三NMOS管MN3的源极都与负电源电压VSS相连。
可选的，自动归零开关SAZ受控于复位时钟信号CLKRST，高电平时导通，低电平时关断。
本发明公开了一种基于环形放大器的MDAC，该MDAC呈上下对称的伪差分结构，包括：环形放大器RINGAMP1以及RINGAMP2、前级采样电容CS1、CS2，反馈电容CF1、CF2，负载电容CL1、CL2，共模反馈电容C1、C2、C3、C4，自动归零电容CAZ1、CAZ2，开关S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14以及S15。本发明MDAC工作在放大相时，保存在采样电容上极板的余量输入信号VRESP、VRESN进入MDAC系统，经过一定的建立时间，输出信号VOUTN、VOUTP保存在负载电容CL1、CL2上；工作在复位相时，MDAC1各个节点电压被复位，等待下一次放大。其中的环形放大器得益于结构特性，相比传统运放，能效更高，输出摆幅更大，适用于低电压的先进工艺。以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于环形放大器的MDAC的结构示意图；
图2是本发明实施例提供的环形放大器的结构示意图；
图3是本发明实施例提供的控制图1的MDAC工作的时钟信号时序图。具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
请参见图1，图1是本发明实施例提供的一种基于环形放大器的MDAC的结构示意图。本实施例提出了一种基于环形放大器的MDAC，该基于环形放大器的MDAC呈上下对称的伪差分结构，所述基于环形放大器的MDAC包括：
第一环形放大器RINGAMP1、第二环形放大器RINGAMP2、第一前级采样电容CS1、第二前级采样电容CS2，第一反馈电容CF1、第二反馈电容CF2，第一负载电容CL1、第二负载电容CL2、第一共模反馈电容C1、第二共模反馈电容C2、第三共模反馈电容C3、第四共模反馈电容C4、第一自动归零电容CAZ1、第二自动归零电容CAZ2、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13、第十四开关S14以及第十五开关S15，
第一前级采样电容CS1一端与第一开关S1的一端相连，并接入正端余量输入信号VRESP，第一前级采样电容CS1另一端接入电源地；第一开关S1的另一端与第二开关S2的一端、第一自动归零电容CAZ1的一端以及第一反馈电容CF1的一端相连，第二开关S2的另一端接入共模电压(VCM)；第一自动归零电容CAZ1的另一端与第一环形放大器RINGAMP1的输入以及第一共模反馈电容C1的一端相连；第一反馈电容CF1的另一端与第三开关S3的一端以及第四开关S4的一端相连，第四开关S4的另一端接入共模电压(VCM)；第三开关S3的另一端与第一环形放大器RINGAMP1的输出、第五开关S5的一端以及第七开关S7的一端相连；第七开关S7的另一端与第一负载电容CL1的一端相连，并接入负端输出信号VOUTN信号，第一负载电容CL1的另一端接入电源地；第五开关S5的另一端与第六开关S6的一端以及第三共模反馈电容C3的一端相连，第六开关S6的另一端接入共模电压(VCM)；
第二前级采样电容CS2一端与第八开关S8的一端相连，并接入负端余量输入信号VRESN，第二前级采样电容CS2的另一端接入电源地；第八开关S8的另一端与第九开关S9的一端、第二自动归零电容CAZ2的一端以及第二反馈电容CF2的一端相连，第九开关S9的另一端接入共模电压(VCM)；第二自动归零电容CAZ2的另一端与第二环形放大器RINGAMP2的输入以及第二共模反馈电容C2的一端相连；第二反馈电容CF2的另一端与第十开关S10的一端以及第十一开关S11的一端相连，第十一开关S11的另一端接入共模电压(VCM)；第十开关S10的另一端与第二环形放大器RINGAMP2的输出、第十二开关S12的一端以及第十四开关S14的一端相连；第十四开关S14的另一端与第二负载电容CL2的一端相连，并接入正端输出信号VOUTP信号，第二负载电容CL2的另一端接入电源地；第十二开关S12的另一端与第十三开关S13的一端以及第四共模反馈电容C4的一端相连，第十三开关S13的另一端接入共模电压(VCM)；
第一共模反馈电容C1的另一端、第二共模反馈电容C2的另一端、第三共模反馈电容C3的另一端、第四共模反馈电容C4的另一端以及第十五开关S15的一端连接在一起，形成的连接节点为内部共模节点VCMFB。
本发明工作原理如下：本实施例的环形放大器为一种三级无米勒补偿运放，第二级中插入了一对自偏置MOS管，以产生死区电压VDZ。当将其置于闭环系统中，内部首先会经历初始阶段大信号压摆转换，然后由于在第二级引入的死区电压，第三级NMOS管和PMOS管逐渐进去亚阈值区，亚阈值区的晶体管输出阻抗较高，加上与之并联的大负载电容，在输出点上会形成一个主极点，第一级和第二级输出极点远大于第三级的输出极点，这时环形放大器近似为一个单极点运放，整个闭环系统趋于稳定，环形放大器进入“死区”。由于本实施例的环形放大器没有内部极点，相比传统多级米勒补偿运放，在实现相同带宽下所用功耗更低，即能效更高。本实施例的环形放大器在第三级引入增益补偿MOS管，在输出电压接近电源轨时，增益补偿MOS管形成的正反馈机制会补偿输出电压接近电源轨时的增益下降，从而得到一个范围更大更平坦的开环增益与输出电压的曲线，相比传统运放，在相同的线性度指标下，本实施例的环形放大器的输出摆幅更大。本实施例的环形放大器在电源轨之间堆叠的MOS管最多是三个，适用于低压的先进工艺。
因此，本发明实施例的环形放大器相比传统运放，能效更高，输出摆幅更大，适用于低电压的先进工艺。
本发明公开了一种基于环形放大器的MDAC，该MDAC呈上下对称的伪差分结构，包括：第一环形放大器RINGAMP1、第二环形放大器RINGAMP2、前级采样电容CS1、CS2，反馈电容CF1、CF2，负载电容CL1、CL2，共模反馈电容C1、C2、C3、C4，自动归零电容CAZ1、CAZ2，开关S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14以及S1。本发明MDAC工作在放大相时，保存在采样电容上极板的余量输入信号VRESP、VRESN进入MDAC系统，经过一定的建立时间，输出信号VOUTN、VOUTP保存在负载电容CL1、CL2上；工作在复位相时，MDAC1各个节点电压被复位，等待下一次放大。其中的环形放大器得益于结构特性，相比传统运放，能效更高，输出摆幅更大，适用于低电压的先进工艺。
参考图1，第一前级采样电容CS1与第二前级采样电容CS2相同，第一反馈电容CF1与第二反馈电容CF2相同，第一共模反馈电容C1与第二共模反馈电容C2相同，第三共模反馈电容C3与第四共模反馈电容C4相同，第一自动归零电容CAZ1与第二自动归零电容CAZ2相同，第一环形放大器RINGAMP1与第二环形放大器RINGAMP2完全相同。
本发明中第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第八开关S8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13以及第十五开关S15均为CMOS开关，第七开关S7以及第十四开关S14均为自举开关。
值得说明的是：在本发明中自举开关和CMOS开关均有三个端子，在本发明的图1中为了简化本发明的结构，自举开关和CMOS开关并未涉及控制端。本发明可以采用单个MOS管作为自举开关和CMOS开关的简化，MOS管的栅极为控制端，漏极以及源极接入电路中，栅极接收控制信号。
具体而言，在本发明中通过第一放大时钟信号CLKA、第二放大时钟信号CLKAE以及复位时钟信号CLKRST控制基于环形放大器的MDAC中的开关处于开启或者关闭以使基于环形放大器的MDAC工作；
其中，第一放大时钟信号CLKA控制第一开关S1、第三开关S3、第五开关S5、第十二开关S12、第十开关S10以及第八开关S8；
第二放大时钟信号CLKAE控制第七开关S7以及第十四开关S14；
复位时钟信号CLKRST控制第二开关S2、第四开关S4、第六开关S6、第十三开关S13、第十五开关S15、第十一开关S11以及第九开关S9。
值得说明的是，第一放大时钟信号CLKA、第二放大时钟信号CLKAE以及复位时钟信号CLKRST为高电平时，控制开关导通，为低电平时，控制开关断开。
在本发明一种可选的实施例中，第一环形放大器RINGAMP1与第二环形放大器RINGAMP2完全相同，第一环形放大器RINGAMP1与第二环形放大器RINGAMP2都包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、自偏置NMOS管MNB、自偏置PMOS管MPB、增益补偿PMOS管MPG、增益补偿NMOS管MNG以及自动归零开关SAZ；
第一PMOS管MP1的栅极、自动归零开关SAZ的一端以及第一NMOS管MN1的栅极相连，并接入输入信号VIN；自动归零开关SAZ的另一端与第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第二NMOS管MN2的栅极相连；第二PMOS管MP2的漏极与自偏置NMOS管MNB的漏极、自偏置PMOS管MPB的源极、增益补偿NMOS管MNG的漏极以及第三PMOS管MP3的栅极相连；第二NMOS管MN2的漏极与自偏置NMOS管MNB的源极、自偏置PMOS管MPB的漏极、增益补偿PMOS管MPG的漏极以及第三NMOS管MN3的栅极相连；自偏置PMOS管MPB的栅极接入PMOS管偏置电压VBL；自偏置NMOS管MNB的栅极接入NMOS管偏置电压VBH；增益补偿NMOS管MNG的栅极、增益补偿PMOS管MPG的栅极、第三PMOS管MP3的漏极以及第三NMOS管MN3的漏极相连，并接入输出信号VOUT；增益补偿PMOS管MPG的源极以及增益补偿NMOS管MNG的源极连接，并接入共模电压VCM；第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极都与正电源电压VDD相连；第一NMOS管MN1的源极、第二NMOS管MN2的源极、第三NMOS管MN3的源极都与负电源电压VSS相连。
其中，自动归零开关SAZ受控于复位时钟信号CLKRST，高电平时导通，低电平时关断。
参考图3，本发明实施例提供的一种基于环形放大器的MDAC的工作时序是：
图1的MDAC在第一放大时钟信号CLKA、第二放大时钟信号CLKAE以及复位时钟信号CLKRST的控制下工作，其中，第二放大时钟信号CLKAE比第一放大时钟信号CLKA要提前一段时间TD，复位时钟CLKRST与第一放大时钟信号CLKA、第二放大时钟信号CLKAE两相非交叠。第一放大时钟信号CLKA控制第一开关S1、第三开关S3、第五开关S5、第十二开关S12、第十开关S10以及第八开关S8，第二放大时钟信号CLKAE控制第七开关S7以及第十四开关S14，复位时钟信号CLKRST控制第二开关S2、第四开关S4、第六开关S6、第十三开关S13、第十五开关S15、第十一开关S11、第九开关S9以及自动归零开关SAZ。工作在放大相时，保存在采样电容上极板的余量输入信号VRESP、VRESN进入MDAC系统，经过一定的建立时间，输出信号VOUTN、VOUTP保存在负载电容CL1、CL2上；工作在复位相时，MDAC1各个节点电压被复位，等待下一次放大。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (7)
1.一种基于环形放大器的MDAC，其特征在于，所述基于环形放大器的MDAC呈上下对称的伪差分结构，所述基于环形放大器的MDAC包括：
第一环形放大器(RINGAMP1)、第二环形放大器(RINGAMP2)、第一前级采样电容(CS1)、第二前级采样电容(CS2)，第一反馈电容(CF1)、第二反馈电容(CF2)，第一负载电容(CL1)、第二负载电容(CL2)、第一共模反馈电容(C1)、第二共模反馈电容(C2)、第三共模反馈电容(C3)、第四共模反馈电容(C4)、第一自动归零电容(CAZ1)、第二自动归零电容(CAZ2)、第一开关(S1)、第二开关(S2)、第三开关(S3)、第四开关(S4)、第五开关(S5)、第六开关(S6)、第七开关(S7)、第八开关(S8)、第九开关(S9)、第十开关(S10)、第十一开关(S11)、第十二开关(S12)、第十三开关(S13)、第十四开关(S14)以及第十五开关(S15)，
所述第一前级采样电容(CS1)一端与所述第一开关(S1)的一端相连，并接入正端余量输入信号(VRESP)，所述第一前级采样电容(CS1)另一端接入电源地；所述第一开关(S1)的另一端与所述第二开关(S2)的一端、所述第一自动归零电容(CAZ1)的一端以及所述第一反馈电容(CF1)的一端相连，所述第二开关(S2)的另一端接入共模电压(VCM)；所述第一自动归零电容(CAZ1)的另一端与所述第一环形放大器(RINGAMP1)的输入以及第一共模反馈电容(C1)的一端相连；所述第一反馈电容(CF1)的另一端与所述第三开关(S3)的一端以及所述第四开关(S4)的一端相连，所述第四开关(S4)的另一端接入共模电压(VCM)；所述第三开关(S3)的另一端与所述第一环形放大器(RINGAMP1)的输出、所述第五开关(S5)的一端以及所述第七开关(S7)的一端相连；所述第七开关(S7)的另一端与所述第一负载电容(CL1)的一端相连，并接入负端输出信号(VOUTN)信号，所述第一负载电容(CL1)的另一端接入电源地；所述第五开关(S5)的另一端与所述第六开关(S6)的一端以及所述第三共模反馈电容(C3)的一端相连，所述第六开关(S6)的另一端接入共模电压(VCM)；
所述第二前级采样电容(CS2)一端与所述第八开关(S8)的一端相连，并接入负端余量输入信号(VRESN)，所述第二前级采样电容(CS2)的另一端接入电源地；所述第八开关(S8)的另一端与所述第九开关(S9)的一端、所述第二自动归零电容(CAZ2)的一端以及所述第二反馈电容(CF2)的一端相连，所述第九开关(S9)的另一端接入共模电压(VCM)；所述第二自动归零电容(CAZ2)的另一端与所述第二环形放大器(RINGAMP2)的输入以及第二共模反馈电容(C2)的一端相连；所述第二反馈电容(CF2)的另一端与所述第十开关(S10)的一端以及所述第十一开关(S11)的一端相连，所述第十一开关(S11)的另一端接入共模电压(VCM)；所述第十开关(S10)的另一端与所述第二环形放大器(RINGAMP2)的输出、所述第十二开关(S12)的一端以及所述第十四开关(S14)的一端相连；所述第十四开关(S14)的另一端与所述第二负载电容(CL2)的一端相连，并接入正端输出信号(VOUTP)信号，所述第二负载电容(CL2)的另一端接入电源地；所述第十二开关(S12)的另一端与所述第十三开关(S13)的一端以及所述第四共模反馈电容(C4)的一端相连，所述第十三开关(S13)的另一端接入共模电压(VCM)；
所述第一共模反馈电容(C1)的另一端、所述第二共模反馈电容(C2)的另一端、所述第三共模反馈电容(C3)的另一端、所述第四共模反馈电容(C4)的另一端以及所述第十五开关(S15)的一端连接在一起，形成的连接节点为内部共模节点(VCMFB)。
2.根据权利要求1所述的基于环形放大器的MDAC，其特征在于，所述第一前级采样电容(CS1)与所述第二前级采样电容(CS2)相同，所述第一反馈电容(CF1)与所述第二反馈电容(CF2)相同，所述第一共模反馈电容(C1)与所述第二共模反馈电容(C2)相同，所述第三共模反馈电容(C3)与所述第四共模反馈电容(C4)相同，所述第一自动归零电容(CAZ1)与所述第二自动归零电容(CAZ2)相同，所述第一环形放大器(RINGAMP1)与所述第二环形放大器(RINGAMP2)完全相同。
3.根据权利要求1所述的基于环形放大器的MDAC，其特征在于，所述第一开关(S1)、所述第二开关(S2)、所述第三开关(S3)、所述第四开关(S4)、所述第五开关(S5)、所述第六开关(S6)、所述第八开关(S8)、所述第九开关(S9)、所述第十开关(S10)、所述第十一开关(S11)、所述第十二开关(S12)、所述第十三开关(S13)以及所述第十五开关(S15)均为CMOS开关，所述第七开关(S7)以及所述第十四开关(S14)均为自举开关。
4.根据权利要求1所述的基于环形放大器的MDAC，其特征在于，第一放大时钟信号(CLKA)、第二放大时钟信号(CLKAE)以及复位时钟信号(CLKRST)控制所述基于环形放大器的MDAC中的开关处于开启或者关闭以使基于环形放大器的MDAC工作；
其中，所述第一放大时钟信号(CLKA)控制所述第一开关(S1)、所述第三开关(S3)、所述第五开关(S5)、所述第十二开关(S12)、所述第十开关(S10)以及所述第八开关(S8)；
所述第二放大时钟信号(CLKAE)控制所述第七开关(S7)以及所述第十四开关(S14)；
所述复位时钟信号(CLKRST)控制所述第二开关(S2)、所述第四开关(S4)、所述第六开关(S6)、所述第十三开关(S13)、所述第十五开关(S15)、所述第十一开关(S11)以及所述第九开关(S9)。
5.根据权利要求4所述的基于环形放大器的MDAC，其特征在于，所述第一放大时钟信号(CLKA)、所述第二放大时钟信号(CLKAE)以及所述复位时钟信号(CLKRST)为高电平时，控制开关导通，为低电平时，控制开关断开。
6.根据权利要求1所述的基于环形放大器的MDAC，其特征在于，所述第一环形放大器(RINGAMP1)与所述第二环形放大器(RINGAMP2)完全相同，第一环形放大器(RINGAMP1)与所述第二环形放大器(RINGAMP2)都包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、自偏置NMOS管(MNB)、自偏置PMOS管(MPB)、增益补偿PMOS管(MPG)、增益补偿NMOS管(MNG)以及自动归零开关(SAZ)；
所述第一PMOS管(MP1)的栅极、所述自动归零开关(SAZ)的一端以及所述第一NMOS管(MN1)的栅极相连，并接入输入信号(VIN)；所述自动归零开关(SAZ)的另一端与所述第一PMOS管(MP1)的漏极、所述第一NMOS管(MN1)的漏极、所述第二PMOS管(MP2)的栅极以及所述第二NMOS管(MN2)的栅极相连；所述第二PMOS管(MP2)的漏极与所述自偏置NMOS管(MNB)的漏极、所述自偏置PMOS管(MPB)的源极、所述增益补偿NMOS管(MNG)的漏极以及所述第三PMOS管(MP3)的栅极相连；所述第二NMOS管(MN2)的漏极与所述自偏置NMOS管(MNB)的源极、所述自偏置PMOS管(MPB)的漏极、所述增益补偿PMOS管(MPG)的漏极以及所述第三NMOS管(MN3)的栅极相连；所述自偏置PMOS管(MPB)的栅极接入PMOS管偏置电压(VBL)；所述自偏置NMOS管(MNB)的栅极接入NMOS管偏置电压(VBH)；所述增益补偿NMOS管(MNG)的栅极、所述增益补偿PMOS管(MPG)的栅极、所述第三PMOS管(MP3)的漏极以及所述第三NMOS管(MN3)的漏极相连，并接入输出信号(VOUT)；所述增益补偿PMOS管(MPG)的源极以及所述增益补偿NMOS管(MNG)的源极连接，并接入共模电压(VCM)；所述第一PMOS管(MP1)的源极、所述第二PMOS管(MP2)的源极、所述第三PMOS管(MP3)的源极都与正电源电压(VDD)相连；所述第一NMOS管(MN1)的源极、所述第二NMOS管(MN2)的源极、所述第三NMOS管(MN3)的源极都与负电源电压(VSS)相连。
7.根据权利要求6所述的基于环形放大器的MDAC，其特征在于，所述自动归零开关(SAZ)受控于复位时钟信号(CLKRST)，高电平时导通，低电平时关断。
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| Title |
|---|
| 刘俊;吕坚;蒋亚东;袁凯;: "一种用于流水线ADC中的全差分运算放大器", 微处理机, no. 02, 15 April 2009 (2009-04-15) * |
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