CN107491129B - 一种高电源抑制比的低压差线性稳压器 - Google Patents

一种高电源抑制比的低压差线性稳压器 Download PDF

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Abstract

一种高电源抑制比的低压差线性稳压器，属于电源管理技术领域。功率管的漏极通过第一分压电阻后连接第二分压电阻的一端和误差放大器的第一输入端，误差放大器的第二输入端接基准电压；钳位运放及前馈通路中第十四NMOS管MN14的栅极连接第十五NMOS管MN15的栅极和误差放大器的输出端，其漏极连接第十PMOS管MP10的漏极、第九PMOS管MP9的栅极和超级源随结构的正向输入端；第十PMOS管MP10的源极连接第九PMOS管MP9的漏极；第十一PMOS管MP11的栅漏短接并连接第十PMOS管MP10的栅极和第十五NMOS管MN15的漏极，其源极连接功率管的漏极；超级源随结构的负向输入端连接其输出端和功率管的栅极。本发明通过引入超级源随结构和钳位运放，提高了LDO高频段的电源抑制PSR。

Description

一种高电源抑制比的低压差线性稳压器
技术领域
本发明属于电源管理技术领域，具体的涉及一种高电源抑制比的低压差线性稳压器。
背景技术
随着片上系统(SOC)设计的不断发展，整个电源管理系统集成到单个芯片上，传统的电源管理系统由高效的开关电源变换器与低噪声的低压差线性稳压器LDO级联。为了在输出纹波较大的开关电源变换器和对噪声非常敏感的射频(RF)/高性能的模拟模块之间实现更好的隔离，LDO对电源噪声的抑制能力就变的非常的苛刻。目前，开关电源变换器的工作频率在不断的提高，因此，LDO高频下的电源抑制能力也要跟着提高。由于环路带宽以及增益的影响，LDO普遍存在中高频段下的电源抑制能力较低的问题。
针对这个问题，国内外研究者提出了一些电源抑制(PSR)增强技术，其中前馈纹波抵消技术对PSR提高最为明显。该技术将一定的电源纹波前馈到功率管的栅端与功率管源端纹波电压抵消，从而在LDO的输出得到几乎不受电源纹波影响的电压，由于功率管栅端寄生大电容产生的极点限制了PSR的带宽，使得其在低频下PSR有很明显的提高，而中高频段PSR仍然较差。
发明内容
针对现有技术中低压差线性稳压器在中高频段的电源抑制能力比较低的问题，本发明提出了一种高电源抑制比的低压差线性稳压器，在前馈纹波抵消技术的基础上，通过在误差放大器EA输出和功率管栅端之间插入超级源随结构(super source follower)的方法，提高PSR的带宽，从而提高LDO中高频段的PSR。
本发明的技术方案：
一种高电源抑制比的低压差线性稳压器，包括功率管MP0、第一分压电阻R1、第二分压电阻R2和误差放大器，
所述功率管MP0的源极接电源电压，其漏极通过第一分压电阻R1后连接第二分压电阻R2的一端和所述误差放大器的第一输入端，所述误差放大器的第二输入端接基准电压，第二分压电阻R2的另一端接地；
所述低压差线性稳压器还包括超级源随结构和钳位运放及前馈通路，
所述钳位运放及前馈通路包括第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十四NMOS管MN14和第十五NMOS管MN15，
第十四NMOS管MN14的栅极连接第十五NMOS管MN15的栅极和所述误差放大器的输出端，其漏极连接第十PMOS管MP10的漏极、第九PMOS管MP9的栅极和所述超级源随结构的正向输入端；第十PMOS管MP10的源极连接第九PMOS管MP9的漏极；第十一PMOS管MP11的栅漏短接并连接第十PMOS管MP10的栅极和第十五NMOS管MN15的漏极，其源极连接所述功率管MP0的漏极；第九PMOS管MP9的源极接电源电压，第十四NMOS管MN14和第十五NMOS管MN15的源极接地；
所述超级源随结构的负向输入端连接其输出端和所述功率管MP0的栅极。
具体的，所述超级源随结构包括第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第一电流源Ib1、第二电流源Ib2、第三电流源Ib3、第四电流源Ib4和电阻Rc，
第十六NMOS管MN16的栅极作为所述超级源随结构的正向输入端，其源极连接第十二PMOS管MP12的栅极并通过第一电流源Ib1后接地；
第十八NMOS管的栅漏短接并连接第十九NMOS管MN19的栅极和第十二PMOS管MP12的漏极，第十九NMOS管MN19的漏极接第十三PMOS管MP13的漏极和第十四PMOS管MP14的栅极，第十四PMOS管MP14的漏极连接第二十NMOS管MN20的栅极并通过电阻Rc后接地；
第二电流源Ib2的负极连接电源电压，其正极连接第十二PMOS管MP12和第十三PMOS管MP13的源极；第三电流源Ib3的负极连接电源电压，其正极连接第十七NMOS管MN17的栅极、第十四PMOS管MP14的源极和第二十NMOS管MN20的漏极并作为所述超级源随结构的输出端；
第十三PMOS管MP13的栅极连接第十七NMOS管MN17的源极并通过第四电流源Ib4后接地，第十六NMOS管MN16和第十七NMOS管MN17的漏极接电源电压，第十八NMOS管MN18、第十九NMOS管MN19和第二十NMOS管MN20的源极接地。
具体的，所述误差放大器包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第五电流源Ib5，
第四PMOS管MP4的栅极作为所述误差放大器的第一输入端，其漏极连接第七NMOS管MN7和第九NMOS管MN9的漏极以及第九NMOS管MN9、第十NMOS管MN10和第十二NMOS管MN12的栅极；第三PMOS管MP3的栅极作为所述误差放大器的第二输入端，其源极连接第四PMOS管MP4的源极和第二PMOS管MP2的漏极，其漏极连接第五NMOS管MN5的漏极以及第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第十一NMOS管MN11的栅极；
第五NMOS管MN5的源极连接第六NMOS管MN6的漏极，第七NMOS管MN7的源极连接第八NMOS管MN8的漏极，第九NMOS管MN9的源极连接第十NMOS管MN10的漏极；
第五电流源Ib5的负极连接电源电压，其正极连接第一NMOS管MN1的栅极和漏极以及第三NMOS管MN3的栅极；第二NMOS管MN2的栅漏短接并连接第一NMOS管MN1的源极和第四NMOS管MN4的栅极，第三NMOS管MN3的源极连接第四NMOS管MN4的漏极；
第一PMOS管MP1的栅漏短接并连接第二PMOS管MP2的栅极和第三NMOS管MN3的漏极，第五PMOS管MP5的栅漏短接并连接第六PMOS管MP6的栅极和第十一NMOS管MN11的漏极；
第七PMOS管MP7的栅漏短接并连接第八PMOS管MP8的栅极、第六PMOS管MP6和第十二NMOS管MN12的漏极，第八PMOS管MP8的漏极连接第十三NMOS管MN13的栅极和漏极并作为所述误差放大器的输出端；
第一PMOS管MP1、第二PMOS管MP2、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的源极接电源电压，第二NMOS管MN2、第四NMOS管MN4、第六NMOS管MN6、第八NMOS管MN8、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12和第十三NMOS管MN13的源极接地。
本发明的有益效果为：本发明通过在误差放大器输出和功率管栅端之间引入超级源随结构将功率管MP0栅端寄生大电容产生的极点推向高频，从而提高电源抑制PSR的带宽，进而提高中高频段的电源抑制PSR；同时采用钳位运放保证重载下低压差线性稳压器有足够的增益，使得负载范围内低压差线性稳压器中高频段的电源抑制PSR都比较高；误差放大器中也采用二极管负载提高电源抑制PSR。
附图说明
图1是本发明提出的一种高电源抑制比的低压差线性稳压器的具体电路实现图；
图2是实施例中超级源随结构OPG的具体电路实现图；
图3是本发明中引入超级源随结构OPG前/后电路的PSR曲线示意图；
图4是负载电流Io＝25mA，20mA，10mA，1mA以及50uA情况下的环路特性示意图；
图5是负载电流(Io＝0.1mA，1mA，10mA，20mA，25mA)下LDO的PSR仿真结果图；
图6是负载范围内(50uA～25mA)电路的瞬态负载响应关系图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本实施例中的高电源抑制比低压差线性稳压器的具体电路实现如图1所示，由于误差放大器只有一级放大，且其输出阻抗为1/gm，因此若不采取增益提高技术则其增益将非常低，这将导致输出电压精度不够的问题。故本实施例中的误差放大器采用跨导增强技术提高误差放大器的跨导。电路中采用第五NMOS管MN5和第六NMOS管MN6串联、第七NMOS管MN7和第八NMOS管MN8串联以及第九NMOS管MN9和第十NMOS管MN10串联，其单个管子尺寸与第十一NMOS管MN11和第十二NMOS管MN12相同，其中K1、K2、K3、K4、K5分别为MOS管的并联数M，由于这些管子设置的并联数M的不同，可计算出流入第七PMOS管MP7的小信号电流为
因此，第七PMOS管MP7的等效跨导为
其中，iac为流过第三PMOS管MP3的电流，gm,MP3为第三PMOS管PM3的跨导，再经过由第七PMOS管MP7、第八PMOS管MP8、第十三NMOS管MN13以及第十四NMOS管MN14构成的两级电流镜像放大之后，整个误差放大器的等效跨导为
通过选择K1、K2、K3、K4以及K5的值，可得到一个较大的误差放大器等效跨导Gm。
电源纹波通过第九PMOS管MP9管前馈到B点即第十PMOS管的漏端，经过超级源随结构OPG的1:1放大后与功率管MP0源端纹波电压抵消，从而使得低压差线性稳压器输出的纹波电压减小。
钳位运放由第十PMOS管MP10、第十一PMOS管MP11、第十四NMOS管MN14以及第十五NMOS管MN15构成，将第九PMOS管MP9的漏端电压钳位到和功率管MP0的漏端电压相同，保证两个管子的工作状态相同(主要是重载情况下)。轻载下，第九PMOS管MP9和功率管MP0都工作在饱和区，此时第九PMOS管MP9的电流很小，钳位运放不需要进行钳位，此时环路增益较高；重载下，若不对电路进行钳位，则功率管MP0进入线性区而第九PMOS管MP9仍在饱和区，此时环路增益将变差。因此在重载下对第九PMOS管MP9漏端进行钳位是有必要的。
由于功率管MP0栅端的寄生大电容直接影响了PSR的带宽，使得高频下前馈纹波电压减小，从而导致PSR变差。因此通常希望该极点处在一个比较高的频率。如图2所示为本实施例中超级源随结构OPG的电路结构示意图，该结构具有较低的输出阻抗
其中AOPG,open≈gm,MP13(ro,MP13//ro,MN19)为超级源随结构OPG的开环增益，gm,MP13、gm,MP14、gm,MN20分别为第十三PMOS管MP13、第十四PMOS管MP14以及第二十NMOS管MN20的跨导，ro,MP13和ro,MN19为第十三PMOS管MP13和第十九NMOS管MN19的阻抗。
本发明电路中通过引入超级源随结构OPG将功率管MP0栅端寄生大电容产生的极点推向高频，从而提高PSR的带宽，进而提高中高频段的PSR。
环路分析：
在分析该电路环路之前，首先分析简单的采用前馈纹波抵消技术的LDO，即忽略超级源随结构OPG以及图中钳位运放部分，由小信号计算可得环路
其中Rout＝rds,MP0//(R1+R2)，Cpar为功率管MP0栅端寄生大电容，gm,MP0和gm,MP9分别为功率管MP0和第九PMOS管MP9的跨导。由上面的计算可知，误差放大器的输出极点在功率管MP0的栅端，由于功率管MP0栅端寄生电容较大，该极点频率较低，根据文献“Analysis andDesign of Monolithic,High PSR,Linear Regulators for SoC Applications”中对PSR的分析可知，PSR曲线在较低频处就开始减小，导致中高频段的PSR变差。引入超级源随结构OPG和钳位电路之后，环路增益变为
其中
其中K为功率管MP0与第九PMOS管MP9的宽长比，为了保证环路有足够的相位裕度，采用具有较大ESR的陶瓷电容对相位裕度进行补偿。至此，寄生大电容Cpar和阻抗1/gm,MP9被分离，极点gm,MP9/Cpar被分离为两个极PB＝gm,MP9/CB点以及PC＝CparROPG，其中ROPG为超级源随结构的输出阻抗，其值等于Ro,closed，CB为节点B的寄生电容。由于ROPG和CB较小，因此这两个极点都处在相对较高的频率处。此时需要考虑节点A处的输出阻抗，RA＝1/gm,MP7，由于第九PMOS管MP9的电流是第七PMOS管MP7电流的K4×K5倍，所以该节点处阻抗较大，与B点和C点的极点相比，该极点更靠近低频，因此，误差放大器的输出极点在A点。相对于引入超级源随之前误差放大器的输出极点gm,MP9/Cpar，引入超级源随之后，误差放大器的输出极点被推向了高频gm,MP7/CA，其中Cpar>>CA。故PSR曲线在较高的频率处才开始下降，如图3所示，引入OPG前后PSR曲线的变化趋势。由于引入OPG前后环路带宽以及主极点不变，因此LDO的中高频段的PSR被提高了。
图4所示为负载电路Io＝25mA，20mA，10mA，1mA以及0.05mA情况下的环路特性。选择k1＝5，k2＝2，k3＝4，k4＝k5＝10，结果显示整个负载范围内相位裕度大于45°，最重载下环路增益大于44dB。
图5所示为在全负载范围内(50uA～25mA)Io＝0.1mA，1mA，10mA、20mA以及25mA时PSR仿真结果。Io＝0.1mA下的PSR效果很好，这是因为此时LDO环路带宽比较小。满载Io＝25mA下10MHz频率处，PSR达到-57.5dB，全负载范围内最差PSR>-50dB。
图6所示为负载范围内电路的瞬态负载响应，负载电流从50uA跳变到25mA时，输出电压的变化量为2.6mV。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种高电源抑制比的低压差线性稳压器，包括功率管(MP0)、第一分压电阻(R1)、第二分压电阻(R2)和误差放大器，
所述功率管(MP0)的源极接电源电压，其漏极通过第一分压电阻(R1)后连接第二分压电阻(R2)的一端和所述误差放大器的第一输入端，所述误差放大器的第二输入端接基准电压，第二分压电阻(R2)的另一端接地；
其特征在于，所述低压差线性稳压器还包括超级源随结构和钳位运放及前馈通路，
所述钳位运放及前馈通路包括第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十四NMOS管(MN14)和第十五NMOS管(MN15)，
第十四NMOS管(MN14)的栅极连接第十五NMOS管(MN15)的栅极和所述误差放大器的输出端，其漏极连接第十PMOS管(MP10)的漏极、第九PMOS管(MP9)的栅极和所述超级源随结构的正向输入端；第十PMOS管(MP10)的源极连接第九PMOS管(MP9)的漏极；第十一PMOS管(MP11)的栅漏短接并连接第十PMOS管(MP10)的栅极和第十五NMOS管(MN15)的漏极，其源极连接所述功率管(MP0)的漏极；第九PMOS管(MP9)的源极接电源电压，第十四NMOS管(MN14)和第十五NMOS管(MN15)的源极接地；
所述超级源随结构的负向输入端连接其输出端和所述功率管(MP0)的栅极；
所述超级源随结构包括第十六NMOS管(MN16)、第十七NMOS管(MN17)、第十八NMOS管(MN18)、第十九NMOS管(MN19)、第二十NMOS管(MN20)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第一电流源(Ib1)、第二电流源(Ib2)、第三电流源(Ib3)、第四电流源(Ib4)和电阻(Rc)，
第十六NMOS管(MN16)的栅极作为所述超级源随结构的正向输入端，其源极连接第十二PMOS管(MP12)的栅极并通过第一电流源(Ib1)后接地；
第十八NMOS管的栅漏短接并连接第十九NMOS管(MN19)的栅极和第十二PMOS管(MP12)的漏极，第十九NMOS管(MN19)的漏极接第十三PMOS管(MP13)的漏极和第十四PMOS管(MP14)的栅极，第十四PMOS管(MP14)的漏极连接第二十NMOS管(MN20)的栅极并通过电阻(Rc)后接地；
第二电流源(Ib2)的负极连接电源电压，其正极连接第十二PMOS管(MP12)和第十三PMOS管(MP13)的源极；第三电流源(Ib3)的负极连接电源电压，其正极连接第十七NMOS管(MN17)的栅极、第十四PMOS管(MP14)的源极和第二十NMOS管(MN20)的漏极并作为所述超级源随结构的输出端；
第十三PMOS管(MP13)的栅极连接第十七NMOS管(MN17)的源极并通过第四电流源(Ib4)后接地，第十六NMOS管(MN16)和第十七NMOS管(MN17)的漏极接电源电压，第十八NMOS管(MN18)、第十九NMOS管(MN19)和第二十NMOS管(MN20)的源极接地。
2.根据权利要求1所述的高电源抑制比的低压差线性稳压器，其特征在于，所述误差放大器包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)和第五电流源(Ib5)，
第四PMOS管(MP4)的栅极作为所述误差放大器的第一输入端，其漏极连接第七NMOS管(MN7)和第九NMOS管(MN9)的漏极以及第九NMOS管(MN9)、第十NMOS管(MN10)和第十二NMOS管(MN12)的栅极；第三PMOS管(MP3)的栅极作为所述误差放大器的第二输入端，其源极连接第四PMOS管(MP4)的源极和第二PMOS管(MP2)的漏极，其漏极连接第五NMOS管(MN5)的漏极以及第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)和第十一NMOS管(MN11)的栅极；
第五NMOS管(MN5)的源极连接第六NMOS管(MN6)的漏极，第七NMOS管(MN7)的源极连接第八NMOS管(MN8)的漏极，第九NMOS管(MN9)的源极连接第十NMOS管(MN10)的漏极；
第五电流源(Ib5)的负极连接电源电压，其正极连接第一NMOS管(MN1)的栅极和漏极以及第三NMOS管(MN3)的栅极；第二NMOS管(MN2)的栅漏短接并连接第一NMOS管(MN1)的源极和第四NMOS管(MN4)的栅极，第三NMOS管(MN3)的源极连接第四NMOS管(MN4)的漏极；
第一PMOS管(MP1)的栅漏短接并连接第二PMOS管(MP2)的栅极和第三NMOS管(MN3)的漏极，第五PMOS管(MP5)的栅漏短接并连接第六PMOS管(MP6)的栅极和第十一NMOS管(MN11)的漏极；
第七PMOS管(MP7)的栅漏短接并连接第八PMOS管(MP8)的栅极、第六PMOS管(MP6)和第十二NMOS管(MN12)的漏极，第八PMOS管(MP8)的漏极连接第十三NMOS管(MN13)的栅极和漏极并作为所述误差放大器的输出端；
第一PMOS管(MP1)、第二PMOS管(MP2)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)和第八PMOS管(MP8)的源极接电源电压，第二NMOS管(MN2)、第四NMOS管(MN4)、第六NMOS管(MN6)、第八NMOS管(MN8)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)和第十三NMOS管(MN13)的源极接地。
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