CN101527567B - 时钟和数据恢复电路 - Google Patents

Abstract

一种时钟和数据恢复电路及其使用的调整回路频宽的方法。该电路包括：一压控振荡器，根据一控制电压产生一输出时钟；至少一电荷泵，根据一误差信号，决定一泵电流的输出；一回路滤波器，根据该泵电流产生该控制电压；及一控制器，利用该输出时钟来计算一输入数据的一连续长度，并根据该连续长度来控制该压控振荡器、该电荷泵、以及该回路滤波器中的至少一个，以便动态调整回路频宽。

Description

时钟和数据恢复电路

技术领域

本发明是有关于一种电路及调整方法，特别是指一种时钟和数据恢复电路及调整回路频宽的方法。

背景技术

一时钟和数据恢复(Clock and Data Recovery，CDR)电路的锁相回路(Phase-Locked Loop，PLL)的公知做法如图1所示。

为了确保该时钟和数据恢复电路的稳定性，一般是使该锁相回路的回路频宽(Loop Bandwidth)不大于一输入数据的频率的1/10，如下式所示：

$F_{\mathrm{PLL},-3\mathrm{dB}}\≈\frac{I_{P2}\·R_{\mathrm{LF}}\·K_{\mathrm{VCO}}}{2\mathrm{\π}}\≤\frac{1}{10}{F}_{\mathrm{in}}$

其中，F_PLL，-3dB是该锁相回路的回路频宽，I_P2是第二电荷泵16的泵电流大小，R_LF是回路滤波器17的电阻大小，K_VCO是压控振荡器11的增益，而F_in是该输入数据的频率。

该输入数据的频率可能会改变，也就是说以该输入数据的最高频率为基准，可能是一周期送出一比特数据，也可能是多个周期送出一比特数据。如果将该锁相回路的回路频宽设定为该输入数据的最高频率的1/10，当该输入数据的频率较低时，将会使该输出时钟的抖动(Jitter)变大。相反地，如果将该锁相回路的回路频宽设定为该输入数据的最低频率的1/10，当该输入数据的频率较高时，将会使该锁相回路的追踪(Tracking)速度变慢，因此，该时钟和数据恢复电路的稳定时间(Settling Time)(即从电源开启到该时钟和数据恢复电路稳定所需的时间)会变长。

在公知的时钟和数据恢复电路中，由于该锁相回路的回路频宽是固定的，因此必须在短稳定时间(对应到高回路频宽)和低抖动(对应到低回路频宽)之间作取舍。

发明内容

因此，本发明的目的为提供一种可以动态调整回路频宽的时钟和数据恢复电路。

而本发明的另一目的为提供一种可以动态调整回路频宽的调整路频宽的方法。

于是，本发明时钟和数据恢复电路包括：

一压控振荡器，根据一控制电压产生一输出时钟；

至少一电荷泵，根据一误差信号，决定一泵电流的输出；

一回路滤波器，根据该泵电流产生该控制电压；及

一控制器，利用该输出时钟来计算一输入数据的一连续长度，并根据该连续长度来控制该压控振荡器、该电荷泵、以及该回路滤波器中的至少一个，以便动态调整回路频宽。

而本发明调整回路频宽的方法适用于一时钟和数据恢复电路。该时钟和数据恢复电路包括一压控振荡器、一电荷泵、以及一回路滤波器，用以接收一输入数据并产生一输出数据。该方法包括下列步骤：

计算该输入数据的一连续长度；

根据该连续长度来控制该压控振荡器、该电荷泵、以及该回路滤波器中的至少一个，以便动态调整回路频宽。

附图说明

图1是一方块图，说明公知的时钟和数据恢复电路；

图2是一方块图，说明本发明时钟和数据恢复电路的第一较佳实施例；

图3是一电路图，说明该第一较佳实施例的一控制器的第一种实施例；

图4是一电路图，说明该控制器的第二种实施例；

图5是一电路图，说明该第一较佳实施例的一第二电荷泵的第一种实施例；

图6是一电路图，说明该第二电荷泵的第二种实施例；

图7是一电路图，说明该第二电荷泵的第三种实施例；

图8是一电路图，说明该第二电荷泵的第二、第三种实施例使用一电荷分享移除电路的情形；

图9是一电路图，说明该第一较佳实施例的一回路滤波器的一种实施例；

图10是一电路图，说明该第一较佳实施例的一压控振荡器的第一种实施例；

图11是一电路图，说明该压控振荡器的第二种实施例；

图12是一电路图，说明该压控振荡器的第三种实施例；

图13是一电路图，说明该压控振荡器的第三种实施例的一可编程元件；及

图14是一方块图，说明本发明时钟和数据恢复电路的第二较佳实施例。

主要元件符号说明

20相位和频率侦测器                 21压控振荡器

211、214、217电压至电流转换单元    212、215、218电流镜

213、216、219延迟单元              22除频器

23频率侦测器                       24第一电荷泵

25相位侦测器                       26第二电荷泵

261电流源单元                      27回路滤波器

28重计时器                         29控制器

291D型触发器                       292异或门

293计数器                          294倒数编码器

295D型触发器                       296异或门

297同门                            298移位寄存器

299倒数编码器                      C1-C7电容

D1-D3延迟元件                      I1-I6电流源

MP1-MP14 PMOS                      MN1-MN9 NMOS

P可编程元件                        R1-R6电阻

S1-S17开关                         VR1、VR2可变电阻单元

具体实施方式

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的两个较佳实施例的详细说明中，将可清楚地呈现。

在本发明被详细描述之前，要注意的是，在以下的说明内容中，类似的元件是以相同的编号来表示。

参阅图2，本发明能动态调整回路频宽的时钟和数据恢复电路的第一较佳实施例包含一压控振荡器21、一除频器22、一频率侦测器23、一第一电荷泵24、一相位侦测器25、一第二电荷泵26、一回路滤波器27、一重计时器28及一控制器29。

该压控振荡器21根据一控制电压产生一输出时钟。

该除频器22将该压控振荡器21产生的输出时钟除频，以产生一已除频时钟。

该频率侦测器23比较该除频器22产生的已除频时钟和一参考信号，以产生频率误差信号。

该第一电荷泵24根据该频率侦测器23产生的频率误差信号，决定一第一泵电流的输出时间和方向。

该相位侦测器25比较该压控振荡器21产生的输出时钟和一输入数据，以产生相位误差信号。

该第二电荷泵26根据该相位侦测器25产生的相位误差信号，决定一第二泵电流的输出时间和方向。

该回路滤波器27根据该第一电荷泵的第一泵电流及该第二电荷泵的第二泵电流中的一者，产生该控制电压。

该重计时器28利用该压控振荡器21产生的输出时钟来取样该输入数据，以产生一输出数据。

该控制器29利用该压控振荡器21产生的输出时钟来计算该输入数据的连续长度(Run Length)，即连续0或1的长度。

该时钟和数据恢复电路可被分为一锁频回路及一锁相回路。该锁频回路包括该频率侦测器23、该第一电荷泵24、该回路滤波器27、该压控振荡器21及该除频器22。该锁相回路包括该相位侦测器25、该第二电荷泵26、该回路滤波器27及该压控振荡器21。

该锁频回路先工作，使该压控振荡器21产生的输出时钟的频率接近该输入数据的最高频率。然后，该锁相回路再工作，使该压控振荡器21产生的输出时钟的频率与该输入数据的最高频率相同。

由于该锁相回路的回路频宽与该第二电荷泵26、该回路滤波器27及该压控振荡器21相关，以下将详细说明在本实施例中，该控制器29的实施例，及该第二电荷泵26、该回路滤波器27与该压控振荡器21如何根据该控制器29计算出的连续长度来动态调整该锁相回路的回路频宽。对于其余与公知相同的部分则不多加说明。

以下说明该控制器的二种实施例：

(1)该控制器29的第一种实施例

参阅图3，该控制器29包括一D型触发器(D-Flip Flop)291、一异或(Exclusive OR，XOR)门292及一计数器(Counter)293。

该D型触发器291的时钟输入端接收该压控振荡器21产生的输出时钟，而其数据输入端接收该输入数据。该异或门292的一输入端与该D型触发器291的数据输出端电连接，而其另一输入端接收该输入数据。该D型触发器291及该异或门292用于侦测该输入数据有改变(即由0变1或由1变0)的地方，以复位(Reset)该计数器293的输出。该计数器293受该压控振荡器21产生的输出时钟触发，并在每次被触发时使其输出加1。

在本实施例中，该计数器293的输出就是该输入数据的连续长度，且以二进制码(Binary Code)的形式呈现。

该控制器29可以还包括一倒数编码器(1/N Coder)294，用于将该计数器293的输出取倒数，以产生与该输入数据的频率成正比的输出。

(2)该控制器29的第二种实施例

参阅图4，该控制器29包括一D型触发器295、一异或门296、一同门(Exclusive NOR，XNOR)297及一个N级移位寄存器(Shift Register)298。N可设为该输入数据的连续长度的最大值。由于本领域技术人员对该移位寄存器298的应用都知道，因此N的大小并非用以限定本发明。

该D型触发器295的时钟输入端接收该压控振荡器21产生的输出时钟，而其数据输入端接收该输入数据。该异或门296的一输入端与该D型触发器295的数据输出端电连接，而其另一输入端接收该输入数据。该同门297的一输入端与该D型触发器295的数据输出端电连接，而其另一输入端接收该输入数据。该D型触发器295及该异或门296用于侦测该输入数据有改变(即由0变1或由1变0)的地方，以复位该移位寄存器298的输出Q[N-1:0]。该D型触发器295及该同门297用于侦测该输入数据的目前比特与前一比特是否相同，如果相同则输出1，以作为该移位寄存器298的输入。该移位寄存器298受该压控振荡器21产生的输出时钟触发，并在每次被触发时使其输出Q[N-1:0]由最低有效比特(Least Significant Bit，LSB)Q[0]往最高有效比特(Most Significant Bit，MSB)Q[N-1]的方向移位。

在本实施例中，该移位寄存器298的输出Q[N-1:0]就是该输入数据的连续长度，且以温度计码(Thermometer Code)的形式呈现，即该移位寄存器298的输出Q[N-1:0]中为1的比特个数与该输入数据的连续长度相同。

该控制器29可以还包括一倒数编码器299，用于将该移位寄存器298的输出Q[N-1:0]取倒数，以得到与该输入数据的频率成正比的输出F[N-1:0]。

以下说明该第二电荷泵26的三种实施例：

在此类实施例被详细描述之前，要注意的是，此类实施例是使用该控制器29的第二种实施例进行设计，但实际上，只要将此类实施例稍加修改即可使用该控制器29的第一种实施例，而修改的方式为本领域技术人员能轻易完成，故在此不再赘述。

(1)该第二电荷泵26的第一种实施例

参阅图5，该第二电荷泵26包括一电流源单元261、N个第三开关S3₀-S3_N-1、N个第四开关S4₀-S4_N-1、一第五开关S5、一第一电容C1及N个第二电容C2₀-C2_N-1。该电流源单元261包括一第一电流源I1、一第一开关S1、一第二开关S2及一第二电流源I2。此类电容C1、C2₀-C2_N-1的大小可设为相同。

该第一电流源I1、该第一开关S1、该第二开关S2及该第二电流源I2依序串联，该第一、第二开关S1、S2的电连接处与该N个第三开关S3₀-S3_N-1的一端、该第五开关S5的一端、该第一电容C1的一端及该N个第二电容C2₀-C2_N-1的一端电连接，该N个第四开关S4₀-S4_N-1的一端分别与该N个第三开关S3₀-S3_N-1的另一端及该N个第二电容C2₀-C2_N-1的另一端电连接，该第一电容C1的另一端及该N个第四开关S4₀-S4_N-1的另一端接地，而该第五开关S5的另一端与该回路滤波器27电连接。

该第一、第二电流源I1、I2假设产生大小相同的电流，而该第一、第二开关S1、S2是否导通及导通时间受该相位侦测器25产生的相位误差信号控制。

在该第一、第二开关S1、S2中的任一者导通时，该N个第三开关S3₀-S3_N-1及该第五开关S5不导通，而该N个第四开关S4₀-S4_N-1分别受该控制器29的输出Q[0]-Q[N-1]控制以决定是否导通。在该第一开关S1导通时，该第一电流源I1对该第一电容C1及该N个第二电容C2₀-C2_N-1中通过该N个第四开关S4₀-S4_N-1接地者注入电荷，而在该第二开关S2导通时，该第二电流源I 2对该第一电容C1及该N个第二电容C2₀-C2_N-1中通过该N个第四开关S4₀-S4_N-1接地者取出电荷。

在该第一、第二开关S1、S2都不导通时，该N个第三开关S3₀-S3_N-1及该第五开关S5导通，而该N个第四开关S4₀-S4_N-1不导通，以使该第一电容C1成为该回路滤波器27的一部分。

当该输入时钟的连续长度愈长时，同时被注入或取出电荷的电容数目愈多，使得该第一电容C1被注入或取出的电荷量因为电荷分享(ChargeSharing)而与该输入时钟的连续长度成反比。该第二电荷泵26的第二泵电流大小相当于该第一或第二电流源I1、I2产生的电流大小除以该输入时钟的连续长度，因此该第二电荷泵26的第二泵电流大小与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

(2)该第二电荷泵26的第二种实施例

参阅图6，该第二电荷泵26包括一第三电流源I3、一第四电流源I4、一第一PMOS MP1、N个第二PMOS MP2₀-MP2_N-1、一第三PMOS MP3、一第一NMOSMN1、N个第二NMOS MN2₀-MN2_N-1、一第三NMOS MN3、一第六开关S6、一第七开关S7、N个第八开关S8₀-S8_N-1及N个第九开关S9₀-S9_N-1。此类PMOS MP1、MP2₀-MP2_N-1、MP3的大小可设为相同，而此类NMOS MN1、MN2₀-MN2_N-1、MN3的大小可设为相同。

此类PMOS MP1、MP2₀-MP2_N-1、MP3的源极与一直流电压源电连接，此类PMOS MP1、MP2₀-MP2_N-1、MP3的栅极、该N个第八开关S8₀-S8_N-1的一端及该第一PMOS MP1的漏极与该第三电流源I3的输入端电连接，该N个第二PMOSMP2₀-MP2_N-1的漏极分别与该N个第八开关S8₀-S8_N-1的另一端电连接，该第三PMOS MP3的漏极与该第六开关S6的一端电连接，此类NMOS MN1、MN2₀-MN2_N-1、MN3的源极接地，此类NMOS MN1、MN2₀-MN2_N-1、MN3的栅极、该N个第九开关S9₀-S9_N-1的一端及该第一NMOS MN1的漏极与该第四电流源I4的输出端电连接，该N个第二NMOS MN2₀-MN2_N-1的漏极分别与该N个第九开关S9₀-S9_N-1的另一端电连接，该第三NMOS MN3的漏极与该第七开关S7的一端电连接，而该第六、第七开关S6、S7的另一端与该回路滤波器27电连接，并输出该第二泵电流。

该第三、第四电流源I3、I4假设产生大小相同的电流，该N个第八开关S8₀-S8_N-1分别受该控制器29的输出Q[0]-Q[N-1]控制以决定是否导通，该N个第九开关S9₀-S9_N-1分别受该控制器29的输出Q[0]-Q[N-1]控制以决定是否导通，而该第六、第七开关S6、S7是否导通及导通时间受该相位侦测器25产生的相位误差信号控制。

当该输入时钟的连续长度愈长时，同时与该第一PMOS MP1并联的第二PMOS数目愈多，使得该第三PMOS MP3输出的电流大小与该输入时钟的连续长度成反比，而同时与该第一NMOS MN1并联的第二NMOS数目愈多，使得该第三NMOS MN3输出的电流大小与该输入时钟的连续长度成反比。该第二电荷泵26的第二泵电流大小相当于该第三或第四电流源I3、I4产生的电流大小除以该输入时钟的连续长度，因此该第二电荷泵26的第二泵电流大小与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

(3)该第二电荷泵26的第三种实施例

参阅图7，该第二电荷泵26包括一第五电流源I5、一第六电流源I6、一第四PMOS MP4、N个第五PMOS MP5₀-MP5_N-1、一第六PMOS MP6、一第四NMOSMN4、N个第五NMOS MN5₀-MN5_N-1、一第六NMOS MN6、一第十开关S10、一第十一开关S11、N个第十二开关S12₀-S12_N-1及N个第十三开关S13₀-S13_N-1。此类PMOS MP4、MP5₀-MP5_N-1、MP6的大小可设为相同，而此类NMOS MN4、MN5₀-MN5_N-1、MN6的大小可设为相同。

此类PMOS MP4、MP5₀-MP5_N-1、MP6的源极与一直流电压源电连接，此类PMOS MP4、MP5₀-MP5_N-1、MP6的栅极及该第四PMOS MP4的漏极与该第五电流源I5的输入端电连接，该N个第五PMOS MP5₀-MP5_N-1的漏极分别与该N个第十二开关S12₀-S12_N-1的一端电连接，该第六PMOS MP6的漏极、该N个第十二开关S12₀-S12_N-1的另一端及该第十开关S10的一端电连接，此类NMOS MN4、MN5₀-MN5_N-1、MN6的源极接地，此类NMOS MN4、MN5₀-MN5_N-1、MN6的栅极及该第四NMOS MN4的漏极与该第六电流源I 6的输出端电连接，该N个第五NMOSMN5₀-MN5_N-1的漏极分别与该N个第十三开关S13₀-S13_N-1的一端电连接，该第六NMOS MN6的漏极、该N个第十三开关S13₀-S13_N-1的另一端及该第十一开关S11的一端电连接，而该第十、第十一开关S10、S11的另一端与该回路滤波器27电连接，并输出该第二泵电流。

该第五、第六电流源I5、I6假设产生大小相同的电流，该N个第十二开关S12₀-S12_N-1分别受该控制器29的输出F[0]-F[N-1]控制以决定是否导通，该N个第十三开关S13₀-S13_N-1分别受该控制器29的输出F[0]-F[N-1]控制以决定是否导通，而该第十、第十一开关S10、S11是否导通及导通时间受该相位侦测器25产生的相位误差信号控制。

当该输入时钟的频率愈高时，同时与该第六PMOS MP6并联的第五PMOS数目愈多，使得其等输出的电流大小与该输入时钟的频率成正比，而同时与该第六NMOS MN6并联的第五NMOS数目愈多，使得其等输出的电流大小与该输入时钟的频率成正比。该第二电荷泵26的第二泵电流大小相当于该第五或第六电流源I5、I6产生的电流大小除以该输入时钟的连续长度的，因此该第二电荷泵26的第二泵电流大小与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

在该第二电荷泵26的第一种实施例中，是通过改变并联的电容数目来改变该回路滤波器27被注入或取出的电荷量，以等效地改变该第二泵电流的大小，而在第二、第三种实施例中，是通过改变电流镜(Current Mirror)的输出电流与输入电流的比例(即改变并联的晶体管数目)来改变该第二泵电流的大小。值得注意的是，在第二、第三种实施例中，可以更加入公知的电荷分享移除(Charge Sharing Removal)电路，以使该回路滤波器27产生的控制电压更为稳定。图8画出其中一种实施例。

以下说明该回路滤波器27的一种实施例：

在该实施例被详细描述之前，要注意的是，该实施例是使用该控制器29的第二种实施例进行设计，但实际上，只要将该实施例稍加修改即可使用该控制器29的第一种实施例，而修改的方式为本领域技术人员能轻易完成，故在此不再赘述。

(1)该回路滤波器27的实施例

参阅图9，该回路滤波器27包括一第一可变电阻单元VR1、一第三电容C3及一第四电容C4。该第一可变电阻单元VR1包括一第一电阻R1、N个第二电阻R2₀-R2_N-1及N个第十四开关S14₀-S14_N-1。此类电阻R1、R2₀-R2_N-1的大小可设为相同。

该第一电阻R1的一端、该N个第十四开关S14₀-S14_N-1的一端及该第四电容C4的一端电连接，并接收该第二电荷泵26的第二泵电流，且输出该控制电压，该N个第十四开关S14₀-S14_N-1的另一端分别与该N个第二电阻R2₀-R2_N-1的一端电连接，该第一电阻R1的另一端、该N个第二电阻R2₀-R2_N-1的另一端及该第三电容C3的一端电连接，而该第三、第四电容C3、C4的另一端接地。

该N个第十四开关S14₀-S14_N-1分别受该控制器29的输出Q[0]-Q[N-1]控制以决定是否导通。

当该输入时钟的连续长度愈长时，同时与该第一电阻R1并联的第二电阻数目愈多，使得该第一可变电阻单元VR1的电阻大小与该输入时钟的连续长度成反比。该回路滤波器27的电阻大小相当于该第一电阻R1的大小除以该输入时钟的连续长度，因此该回路滤波器27的电阻大小与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

以下说明该压控振荡器21的三种实施例：

在此类实施例被详细描述之前，要注意的是，此类实施例是使用该控制器29的第二种实施例进行设计，但实际上，只要将此类实施例稍加修改即可使用该控制器29的第一种实施例，而修改的方式为本领域技术人员能轻易完成，故在此不再赘述。

(1)该压控振荡器21的第一种实施例

参阅图10，该压控振荡器21包括一第一电压至电流转换单元211、一第一电流镜212及一第一延迟单元213。该第一电压至电流转换单元211包括一第二可变电阻单元VR2及一第七NMOS MN7。该第二可变电阻单元VR2包括一第三电阻R3、N个第四电阻R4₀-R4_N-1及N个第十五开关S15₀-S15_N-1。该第一电流镜212包括一第七PMOS MP7及三个第八PMOS MP8₀-MP8₂。该第一延迟单元213包括三个第一延迟元件D1₀-D1₂及三个第五电容C5₀-C5₂。此类电阻R3、R4₀-R4_N-1的大小可设为相同，而此类PMOS MP7、MP8₀-MP8₂的大小亦可设为相同。其中该三个第八PMOS MP8₀-MP8₂、该三个第一延迟元件D1₀-D1₂以及该三个第五电容C5₀-C5₂非用以限定本发明，其所需个数可依其需要做必要的更改，本实施例仅是以三个为例。

该第七NMOS MN7的栅极接收该回路滤波器27产生的控制电压，该第七NMOS MN7的源极、该第三电阻R3的一端及该N个第十五开关S15₀-S15_N-1的一端电连接，该N个第十五开关S15₀-S15_N-1的另一端分别与该N个第四电阻R4₀-R4_N-1的一端电连接，该第七NMOS MN7的漏极、该第七PMOS MP7的漏极及此类PMOS MP7、MP8₀-MP8₂的栅极电连接，此类PMOS MP7、MP8₀-MP8₂的源极与一直流电压源电连接，该三个第一延迟元件D1₀-D1₂依序串接成环型，该三个第一延迟元件D1₀-D1₂的输出端分别与该三个第五电容C5₀-C5₂的一端电连接，该三个第八PMOS MP8₀-MP8₂分别提供偏置电流(Bias Current)给该三个第一延迟元件D1₀-D1₂以决定延迟时间，该第一延迟元件D1₂的输出端输出该输出时钟，而此类电阻R3、R4₀-R4_N-1的另一端及该三个第五电容C5₀-C5₂的另一端接地。

该N个第十五开关S15₀-S15_N-1分别受该控制器29的输出F[0]-F[N-1]控制以决定是否导通。

该压控振荡器21的增益与该偏置电流的大小成正比，而与该第五电容的大小成反比。

当该输入时钟的频率愈高时，同时与该第三电阻R3并联的第四电阻数目愈多，使得该第二可变电阻单元VR2的电阻大小与该输入时钟的频率成反比。该三个第八PMOS MP8₀-MP8₂输出的偏置电流大小相当于该控制电压减去该第七NMOS MN7的门限电压(Threshold Voltage)后再除以该第三电阻R3的大小及该输入数据的连续长度，因此该压控振荡器21的增益与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

(2)该压控振荡器21的第二种实施例

参阅图11，该压控振荡器21包括一第二电压至电流转换单元214、一第二电流镜215及一第二延迟单元216。该第二电压至电流转换单元214包括一第五电阻R5及一第八NMOS MN8。该第二电流镜215包括N个第十六开关S16₀-S16_N-1、一第九PMOS MP9、N个第十PMOS MP10₀-MP10_N-1及三个第十一PMOSMP11₀-MP11₂。该第二延迟单元216包括三个第二延迟元件D2₀-D2₂及三个第六电容C6₀-C6₂。此类PMOS MP9、MP10₀-MP10₂、MP11₀-MP11₂的大小可设为相同。其中该三个第十一PMOS MP11₀-MP11₂、该三个第二延迟元件D2₀-D2₂以及该三个第六电容C6₀-C6₂非用以限定本发明，其所需个数可依其需要做必要的更改，本实施例仅是以三个为例。

该第八NMOS MN8的栅极接收该回路滤波器27产生的控制电压，该第八NMOS MN8的源极与该第五电阻R5的一端电连接，该第八NMOS MN8的漏极、该第九PMOS MP9的漏极、该N个第十六开关S16₀-S16_N-1的一端及此类PMOSMP9、MP10₀-MP10₂、MP11₀-MP11₂的栅极电连接，该N个第十六开关S16₀-S16_N-1的另一端分别与该N个第十PMOS MP10₀-MP10_N-1的漏极电连接，此类PMOS MP9、MP10₀-MP10₂、MP11₀-MP11₂的源极与一直流电压源电连接，该三个第二延迟元件D2₀-D2₂依序串接成环型，该三个第二延迟元件D2₀-D2₂的输出端分别与该三个第六电容C6₀-C6₂的一端电连接，该三个第十一PMOS MP11₀-MP11₂分别提供偏置电流给该三个第二延迟元件D2₀-D2₂以决定延迟时间，该第二延迟元件D2₂的输出端输出该输出时钟，而该第四电阻R4的另一端及该三个第六电容C6₀-C6₂的另一端接地。

该N个第十六开关S16₀-S16_N-1分别受该控制器29的输出Q[0]-Q[N-1]控制以决定是否导通。

该压控振荡器21的增益与该偏置电流的大小成正比，而与该第六电容的大小成反比。

当该输入时钟的连续长度愈长时，同时与该第九PMOS MP9并联的第十PMOS数目愈多，使得该三个第十一PMOS MP11₀-MP11₂输出的偏置电流与该输入时钟的连续长度成反比。该三个第十一PMOS MP11₀-MP11₂输出的偏置电流大小相当于该控制电压减去该第八NMOS MN8的门限电压后再除以该第五电阻R5的大小及该输入数据的连续长度，因此该压控振荡器21的增益与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

(3)该压控振荡器21的第三种实施例

参阅图12与图13，该压控振荡器21包括一第三电压至电流转换单元217、一第三电流镜218及一第三延迟单元219。该第三电压至电流转换单元217包括一第六电阻R6及一第九NMOS MN9。该第三电流镜218包括一第十二PMOS MP12及三个可编程元件P₀-P₂。每一可编程元件包括一第十三PMOS MP13、N个第十四PMOS MP14₀-MP14_N-1及N个第十七开关S17₀-S17_N-1。该第三延迟单元219包括三个第三延迟元件D3₀-D3₂及三个第七电容C7₀-C7₂。此类PMOSMP12、MP13、MP14₀-MP14_N-1的大小可设为相同。其中该三个可编程元件P₀-P₂、该三个第三延迟元件D3₀-D3₂以及该三个第七电容D3₀-D3₂非用以限定本发明，其所需个数可依其需要做必要的更改，本实施例仅是以三个为例。

在每一可编程元件中，该第十三PMOS MP13的源极及该N个第十四PMOSMP14₀-MP14_N-1的源极与一直流电压源电连接，该第十三PMOS MP13的栅极与该N个第十四PMOS MP14₀-MP14_N-1的栅极电连接以作为输入端，该N个第十四PMOSMP14₀-MP14_N-1的漏极分别与该N个第十七开关S17₀-S17_N-1的一端电连接，而该第十三PMOS MP13的漏极与该N个第十七开关S17₀-S17_N-1的另一端电连接以作为输出端。该N个第十七开关S17₀-S17_N-1分别受该控制器29的输出F[0]-F[N-1]控制以决定是否导通。

该第九NMOS MN9的栅极接收该回路滤波器27产生的控制电压，该第九NMOS MN9的源极与该第六电阻R6的一端电连接，该第九NMOS MN9的漏极、该第十二PMOS MP12的漏极、该第十二PMOS MP12的栅极及该三个可编程元件P₀-P₂的输入端电连接，该第十二PMOS MP12的源极与该直流电压源电连接，该三个第三延迟元件D3₀-D3₂依序串接成环型，该三个第三延迟元件D3₀-D3₂的输出端分别与该三个第七电容C7₀-C7₂的一端电连接，该三个可编程元件P₀-P₂的输出端分别提供偏置电流给该三个第三延迟元件D3₀-D3₂以决定延迟时间，该第三延迟元件D3₂的输出端输出该输出时钟，而该第六电阻R6的另一端及该三第7电容C7₀-C7₂的另一端接地。

该压控振荡器21的增益与该偏置电流的大小成正比，而与该第七电容的大小成反比。

当该输入时钟的频率愈高时，在每一可编程元件中同时与该第十三PMOSMP13并联的第十四PMOS数目愈多，使得该三个可编程元件P₀-P₂输出的偏置电流与该输入时钟的频率成正比。该三个可编程元件P₀-P₂输出的偏置电流大小相当于该控制电压减去该第九NMOS MN9的门限电压后再除以该第六电阻R6的大小及该输入数据的连续长度，因此该压控振荡器21的增益与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

在该压控振荡器21的第一种实施例中，是通过改变并联的电阻数目来改变该偏置电流的大小，而在第二、第三种实施例中，是通过改变并联的晶体管数目来改变该偏置电流的大小。

值得注意的是，在该压控振荡器21的三种实施例中，也可以是通过使此类第五至第七电容的大小与该输入时钟的连续长度成正比，以使该压控振荡器21的增益与该输入时钟的频率成正比，进而使该锁相回路的回路频宽随着该输入时钟的频率改变而动态调整。

值得注意的是，在该压控振荡器21的第一种实施例中，该第一电压至电流转换单元211是使用该第七NMOS MN7配合此类电阻R3、R4₀-R4_N-1来将该控制电压转换成电流，但也可以是使用其它方式配合此类电阻R3、R4₀-R4_N-1来将该控制电压转换成电流。该第二、第三实施例亦同。

值得注意的是，在本实施例中，可以使用该第二电荷泵26的三种实施例、该回路滤波器27的一种实施例及该压控振荡器21的三种实施例中的任一者或其等的任意组合以达到调整该锁相回路的回路频宽的目的。

值得注意的是，该第二电荷泵26的实施例并不以上述三种实施例为限，只要能改变该第二泵电流的大小即可。该回路滤波器27的实施例并不以上述一种实施例为限，只要能改变其中的电阻大小即可。该压控振荡器21的实施例并不以上述三种实施例为限，只要能改变其增益即可。

参阅图14，本发明能动态调整回路频宽的时钟和数据恢复电路的第二较佳实施例包含一压控振荡器21、一除频器22、一相位和频率侦测器(Phase andFrequency Detector)20、一第二电荷泵26、一回路滤波器27、一重计时器28及一控制器29。

该压控振荡器21、该除频器22、该第二电荷泵26、该回路滤波器27、该重计时器28及该控制器29与该第一较佳实例可设为相同，在此不再赘述。

该相位和频率侦测器20比较该除频器22产生的已除频时钟和该输入数据，以产生相位和频率误差信号来当作该第二电荷泵26的输入。

值得注意的是，该第一、第二较佳实施例也可以不包括该除频器22，此时，该频率侦测器23比较该压控振荡器21产生的输出时钟和该参考信号，以产生频率误差信号，而该相位和频率侦测器20比较该压控振荡器21产生的输出时钟和该输入数据，以产生相位和频率误差信号。

归纳上述，通过该控制器29，该第二电荷泵26的第二泵电流、该回路滤波器27的电阻及该压控振荡器21的增益中的至少一者可被改变，因此，该锁相回路的回路频宽会随着该输入数据的频率改变而动态调整，确实可以达到本发明的目的。

以上所述仅为本发明之较佳实施例而已，当不能以此限定本发明实施的范围，即所有依本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围之内。

Claims (23)

1.一种时钟和数据恢复电路，包括：

一压控振荡器，根据一控制电压产生一输出时钟；

至少一电荷泵，根据一误差信号，决定一泵电流的输出；

一回路滤波器，根据该泵电流产生该控制电压；及

一控制器，利用该输出时钟来计算一输入数据的一连续长度，并根据该连续长度来控制该压控振荡器、该电荷泵、以及该回路滤波器中的至少一个，以便动态调整回路频宽。

2.如权利要求1所述的时钟和数据恢复电路，还包括：

一频率侦测器，比较该输出时钟和一参考信号，以产生频率误差信号；以及

一相位侦测器，比较该输出时钟和该输入数据，以产生相位误差信号；

其中该频率误差信号以及该相位误差信号中的至少一个为该误差信号。

3.如权利要求1所述的时钟和数据恢复电路，还包括：

一相位和频率侦测器，比较该输出时钟和该输入数据，以产生该误差信号。

4.如权利要求1所述的时钟和数据恢复电路，还包括：

一重计时器，利用该输出时钟来取样该输入数据，以产生一输出数据。

5.如权利要求1所述的时钟和数据恢复电路，其中该控制器包括一倒数编码器，该倒数编码器根据该连续长度产生与该输入数据的频率成正比的一控制信号，以便控制该压控振荡器、该电荷泵、以及该回路滤波器中的至少一个。

6.如权利要求1所述的时钟和数据恢复电路，其中该电荷泵包括一电流源单元和多个电容，且根据该连续长度来控制这些电容并联的数目。

7.如权利要求6所述的时钟和数据恢复电路，其中当该连续长度大时，这些电容并联的数目较多，而该连续长度小时，这些电容并联的数目较少。

8.如权利要求7所述的时钟和数据恢复电路，其中该电流源单元根据该误差信号，先对这些并联的电容注入或取出电荷，然后这些并联的电容中的至少一个再与该回路滤波器电连接。

9.如权利要求1所述的时钟和数据恢复电路，其中该电荷泵包括一电流源和一电流镜，该电流镜接收该电流源产生的电流，并输出该泵电流，该电荷泵根据该连续长度来控制该泵电流的大小，使得该连续长度大时，该泵电流较小，而该连续长度小时，该泵电流较大。

10.如权利要求9所述的时钟和数据恢复电路，其中该电流镜包括多个晶体管，该电荷泵根据该连续长度来控制这些晶体管并联的数目，以决定该泵电流的大小。

11.如权利要求1所述的时钟和数据恢复电路，其中该回路滤波器包括一可变电阻单元，该回路滤波器根据该连续长度来控制该可变电阻单元的电阻大小，以改变回路频宽。

12.如权利要求11所述的时钟和数据恢复电路，其中该回路滤波器还包括一第一电容及一第二电容，该可变电阻单元先与该第一电容串联后再与该第二电容并联。

13.如权利要求11所述的时钟和数据恢复电路，其中该可变电阻单元包括多个电阻，该回路滤波器根据该连续长度来控制这些电阻并联的数目，使得该连续长度大时，并联的电阻数目较多，而该连续长度小时，并联的电阻数目较少。

14.如权利要求1所述的时钟和数据恢复电路，其中该压控振荡器根据该连续长度来控制其增益，使得该连续长度大时，其增益较小，而该连续长度小时，其增益较大。

15.如权利要求14所述的时钟和数据恢复电路，其中该压控振荡器包括一电压至电流转换单元、一电流镜及一延迟单元，该电压至电流转换单元将该控制电压转换成电流，该电流镜根据该转换出的电流产生一偏置电流，该延迟单元根据该偏置电流产生该输出时钟。

16.如权利要求15所述的时钟和数据恢复电路，其中该连续长度控制该偏置电流的大小，使得该连续长度大时，该偏置电流较小，而该连续长度小时，该偏置电流较大。

17.如权利要求15所述的时钟和数据恢复电路，其中该偏置电流较大时，该压控振荡器的增益较大，该偏置电流较小时，该压控振荡器的增益较小。

18.如权利要求15所述的时钟和数据恢复电路，其中该电压至电流转换单元包括一可变电阻单元，而该连续长度控制该可变电阻单元的电阻大小，以改变回路频宽。

19.如权利要求18所述的时钟和数据恢复电路，其中该可变电阻单元包括多个电阻，该压控振荡器根据该连续长度来控制这些电阻并联的数目，使得该连续长度大时，并联的电阻数目较少，而该连续长度小时，并联的电阻数目较多。

20.如权利要求15所述的时钟和数据恢复电路，其中该电流镜还包括多个可编程元件，该电流镜根据该连续长度来控制每一可编程元件相对应所产生的该偏置电流的大小。

21.如权利要求20所述的时钟和数据恢复电路，其中该连续长度大时，该偏置电流较小，而该连续长度小时，该偏置电流较大。

22.如权利要求20所述的时钟和数据恢复电路，其中每一可编程元件包括多个晶体管，该电流镜根据该连续长度来控制这些晶体管并联的数目，以决定该偏置电流的大小。

23.如权利要求22所述的时钟和数据恢复电路，其中该连续长度大时，并联的晶体管数目较少，而该连续长度小时，并联的晶体管数目较多。

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