CN107181491B - 来自多个数模转换器的输出的同步 - Google Patents

Abstract

本发明涉及来自多个数模转换器的输出的同步。公开的系统包括为包括多个DAC单元的DAC生成时钟信号的时钟倍增锁相环(PLL)，所述系统被配置为控制DAC输出的相位与PLL输入参考时钟的相位具有预定义的关系。示例性系统包括被实现为DAC的DAC单元之一的副本的辅助DAC单元，并且DAC和辅助DAC单元的操作用由PLL产生的相同时钟信号定时，使得辅助单元的输出和DAC通过设计而相位同步。该系统被配置为确保辅助DAC单元输出的相位与PLL参考时钟的相位相关，这导致DAC输出的相位也与PLL参考时钟的相位相关。

Description

来自多个数模转换器的输出的同步

技术发明领域

本公开一般涉及数模转换器，更具体地涉及用于同步多个数模转换器的输出的方法和系统。

背景技术

诸如温度、压力、声音或图像的真实世界模拟信号被常规地转换为可以在现代数字系统中容易处理的数字表示。在许多系统中，该数字信息必须转换回模拟形式以执行一些真实世界的功能。执行该步骤的电路是数模转换器(DAC)，并且它们的输出可以用于驱动各种设备。扬声器、视频显示器、电机、机械伺服、射频(RF)发射器和温度控制只是多个不同的例子。DAC通常被结合到数字系统中，其中真实世界信号由模数转换器(ADC)数字化、处理、然后由DAC转换回模拟形式。在这些系统中，DAC所需的性能将受到系统中其他组件的能力和要求的影响。

通常，DAC系统包括多个DAC，其中不同DAC的输出需要被同步以处于如特定应用所指定的严格的定时容差内。通常需要小于DAC时钟的单个时钟周期的同步性，这又意味着在高时钟速度下实现同步可是非常困难的，因为时钟周期的持续时间与时钟速度成反比。例如，对于5千兆赫(GHz)时钟，时钟周期为200皮秒(ps)，并且高达200ps的同步误差可以是可接受的，但是使用10GHz时钟实现的相同应用可能需要同步误差小于100ps，因为这是10GHz的时钟周期。

可以对系统中的多个DAC的DAC输出同步进行改进，特别是在快速时钟系统中。

发明内容

本公开的实施例提供了用于通常在包括多个这样的DAC的系统中控制由DAC提供的输出的定时的机制。公开的系统包括为包括多个DAC单元的DAC生成时钟信号的时钟倍增锁相环(PLL)，所述系统被配置为控制DAC输出的相位与被提供为PLL的输入的参考时钟的相位具有预定义的关系(即，在预定义相位差，例如“对准”意味着相位差为零)。示例性系统包括被实现为DAC的DAC单元之一的副本的辅助DAC单元，其中DAC和辅助DAC单元的操作与由PLL产生的相同时钟信号同步，使得辅助DAC单元和DAC通过设计而相位同步(即，具有相同的相位)。该系统被配置为确保辅助DAC单元输出的相位与PLL参考时钟的相位相关，这导致DAC输出的相位也与PLL参考时钟的相位相关。

以这种方式控制可能存在于系统中的每个主DAC的输出的相位有利地确保了不同主DAC的输出相对于彼此同步，因为它们中的每一个都与相对于公共PLL参考时钟。

在一个方面，用于将DAC的输出与参考时钟对准的系统包括在本文中称为“主DAC”的DAC、辅助DAC单元、时钟倍增PLL和相位对准装置。主DAC包括被配置为接收数字输入并产生模拟输出的多个DAC单元。辅助DAC单元是多个DAC单元中的一个的副本，其可以通过在相同的IC管芯上制造辅助DAC单元来实现，并且相对接近主单元的多个DAC单元DAC。PLL被配置为接收PLL输入参考时钟信号(也称为“PLL输入时钟信号”或“PLL参考时钟”)，并产生具有大于PLL参考时钟的时钟速度的输出时钟信号信号。输出时钟信号被配置为对多个DAC单元中的每一个的时间操作以产生主DAC的输出并且对辅助DAC单元的时间操作以产生辅助DAC单元的输出。相位对准装置被配置用于将由主DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位相距预定义的相位差。在优选实施例中，预定相位差等于零，即主DAC的输出和辅助DAC单元的输出中的每一个与PLL参考时钟对准。

如本文所使用的，术语“DAC单元”(有时也称为“DAC单元”)是指诸如电流源或开关电容器元件的模拟元件，其传送诸如电荷或电流的模拟量。例如，DAC单元可以包括DAC元件，其包括两个电流源，例如，pMOS和nMOS电流源，以及与两个电流源中的每一个相关联的开关机构。在另一示例中，DAC单元是可以传送等于预定义的参考电压Vref和电容C的乘积的电荷Q的元件。该电荷的极性由到DAC单元的数字输入定义。

本文所描述的机制可适用于任何类型的DAC，并且对于军用雷达、医疗超声、5G波束成形和其它相控阵列型发射DAC应用尤其有吸引力。

因为本文描述的方法涉及将DAC的输出的相位与PLL输入参考时钟的相位对准，所以这些方法可以被称为“DAC-PLL相位对准”方法。

如本领域技术人员将理解的，本公开的各方面可以以各种方式实施，例如作为方法、系统、计算机程序产品或计算机可读存储介质。因此，与DAC-PLL相位对准机制相关的本公开的方面可以采取完全硬件实施例，完全软件实施例(包括固件，常驻软件，微代码等)或将软件和硬件方面，这里通常可以称为“电路”，“模块”或“系统”。在本公开中描述的功能可以被实现为由一个或多个处理单元执行的算法，例如，一个或多个计算机的一个或多个微处理器。在各种实施例中，这里描述的每个方法的不同步骤和步骤的部分可以由不同的处理单元执行。此外，本公开的各方面可以采取体现在一个或多个计算机可读介质中的计算机程序产品的形式，优选非暂时的，具有在其上实现(例如存储)的计算机可读程序代码。在各种实施例中，这样的计算机程序可以例如被下载(更新)到现有的设备和系统(例如，到现有的时钟倍增PLL或它们的控制器等)或者在制造这些设备和系统时被存储。

本公开的其它特征和优点从以下描述和权利要求中显而易见。

附图说明

为了提供对本公开及其特征和优点的更完整的理解，参考结合附图进行的以下描述，其中相同的附图标记表示相同的部分，其中：

图1示出具有对准输入数据和同步DAC输出的DAC系统；

图2示出了具有未对准的输入数据和同步DAC输出的DAC系统；

图3示出了非同步DAC时钟分频器；

图4示出使用SYNC信号来同步非同步DAC时钟分频器；

图5示出了用于同步和时钟信号的路径的差异；

图6和7分别示出了使用相对慢的时钟信号和相对快的时钟信号捕获SYNC信号的定时差；

图8示出对DAC同步的漂移效应；

图9示出了提供给在不同板上实现的DAC的时钟信号；

图10示出了常规的基于PLL的时钟乘法器；

图11示出了根据本公开的一个实施例的基于PLL的时钟乘法器；

图12示出了根据本公开的另一实施例的基于PLL的时钟乘法器；

图13示出根据本公开的各种实施例的包括多个DAC的系统；和

图14描绘了示出根据本公开的一些实施例的示例性数据处理系统的框图。

具体实施方式

DAC的基础

DAC是响应于二进制数字输入代码产生量化(离散步进)模拟输出的装置。数字输入可以是例如来自晶体管逻辑(TTL)、发射极耦合逻辑(ECL)、互补金属氧化物半导体(CMOS)电路或低压差分信号(LVDS)的输入，而模拟输出可以是电压或电流。为了产生输出，将参考量(电压或电流)分成二进制和/或线性分数。然后，数字输入驱动开关到DAC的各个DAC单元，各个DAC单元包括响应于驱动它们的特定输入而产生特定输出的电流源、电压源、电阻器、电容器等。DAC组合适当数量的这些分数以产生输出，有时称为“编码”的过程。分数的数量和大小反映可能的数字输入代码的数量，其是转换器分辨率或数量的函数的数字输入代码中的位(N)。例如，N个比特可以导致2N个可能的码。

通常，DAC系统包括许多这样的DAC，其中不同DAC的输出需要相对于彼此同步。本公开的实施例涉及这种同步。

DAC同步的问题

当这些DAC的输出在时间上彼此对准时，两个或更多个DAC可以被描述为“同步”。当两个DAC的输出完全对准时，两个DAC被称为具有零的相位差。

确定若干DAC是否同步的一个简单测试包括将相同的数字信号施加到系统中的所有DAC并观察输出。如果所有DAC的输出看起来相同和对齐，则系统被同步。图1示出具有对准的输入数据和同步的DAC输出的DAC系统。图1描绘了四个简单的1位DAC 102的示例性情况，其中每个DAC(由附图标记104表示)的数字输入完全对齐，如图1所示，虚线108延伸通过相同的数字输入值每个数字输入。附图标记106表示到DAC的输入时钟信号。每个DAC(由附图标记110表示)的模拟输出也被完美地对准，如图1所示，虚线112延伸通过每个模拟输入中的相同模拟输出值。

然而，在真实世界的信号处理DAC中，存在许多未对准的来源。一个是离开数据源以提供作为DAC的输入的数字数据不总是对准的。这种不对准的情况在图2中示出。

图2与图1的不同之处在于，到四个DAC 202的数字输入数据204未对准，如虚线208所示。图2还示出了用于DAC 202的时钟仍然匹配，如对准时钟信号206所示。此外，图2示出了存在允许调整DAC的标准方法，使得即使当输入数据未对准时，输出数据也是相同地对齐的，如四个DAC 202的模拟输出数据210所示被对准，用虚线212表示。

另一个未对准的源与DAC本身相关联。例如，在内插DAC中，输入时钟通常被划分为数据输入速率。数据可以以X Mhz进入内插DAC系统并且在Y Mhz处被采样到DAC输出，其中Y通常大于X整数因子。为了在DAC内部产生X，需要分频器，即取一个频率的输入信号并产生另一频率的输出信号的电路。到分频器的这个输入信号不总是在内插DAC系统中的不同DAC之间同时开始，如图3所示，其中对于指示为DAC1-DAC4的相应DAC，具有未对准的分频器输入信号301-304，导致分频器输出。当不同DAC的分频器(DAC1-DAC4)不同步时，进入DAC的数据在不同时间进入数字内插器。由于内插器是固定等待时间对象，如果数据在不同时间进入不同的内插器，则数据在不同时间退出内插器进入DAC，使得模拟DAC输出不同步。

为了解决图3所示的问题，DAC设计已经引入了与时钟信号一起提供给每个DAC的同步信号(SYNC信号)的要求。时钟信号用于捕获SYNC信号的转换并创建时间事件。该事件反过来用于复位DAC的分频器。复位后，所有分频器对齐，使数据进入并存在从DAC到DAC对齐的内插器，确保同步的测量。这种情况在图4中示出，其中，最初的4个不同DAC的DAC分频器401-404未被去交织。时钟信号406用于捕获SYNC信号408的转变，并创建时间事件410，然后该时间事件410用于重置分频器401-404，分别产生同步分频器411-414。

现在，DAC内部时钟被对准，系统可以将来自数据源的数字数据对准到系统中的DAC，以产生同步的DAC输出。数字输入数据可能由于各种原因而未对准，例如数字传输系统中的起始点的不精确，时钟位置，时钟交叉和分频器复位。为了稍后在路径中对准数字数据，特别是在DAC中，将时间戳与数据一起发送到DAC。该时间戳可以使用先进先出(FIFO)数据结构与DAC内部的DAC的内部时钟对准。数据从时间戳开始流入FIFO，并基于器件的内部时钟流出，这允许所有时间戳在已对齐的内部时钟分频器中对齐，有效地同步数据。

利用对准内部时钟和数字输入数据的能力，可以预期系统中的多个DAC被同步。不幸的是，在实践中，情况并非如此。在现实世界的系统中，存在着阻碍这些同步尝试的许多问题。使现实世界系统中的时钟和同步信号对准特别困难的是通常电路随着过程(P)、电源电压(V)和温度(T)(有时一起被称为“PVT”变化)而变化。不同电路元件之间的PVT变化导致穿过包含那些电路元件的路径的信号之间的时间差，即相移。其结果可以参考图5-7来描述。

图5示出了用于同步和时钟信号的路径的差异，如图5中分别表示为信号502和504。SYNC信号502由翻转触发器(FF)510使用时钟信号504捕获，该时钟信号504以上面参考图4所述的方式完成。如果当它们到达触发器510时，SYNC信号502和CLK信号504充分良好地对准，发生清洁捕获，这是期望的行为。然而，信号502和504并不总是对齐。如图5所示，SYNC和CLK路径506和508分别可以由不同数量的缓冲器构成，在该图的示例中，在SYNC路径506中具有四个缓冲器，在CLK路径508中具有两个缓冲器。即使由于缓冲器506和508具有不同的长度并且由于缓冲器506和508中的PVT变化，SYNC信号和CLK信号在被提供给要捕获SYNC信号的特定芯片时可以被合理良好地对准，当SYNC和CLKC信号到达触发器510时，它们中的一个可以相对于另一个延迟。只有路径506和508之间的这种延迟差异可以被接受的程度取决于时钟速度，其中时钟速度越高，该延迟差的容限越低，如图6和7所示。

图6和7分别示出了使用相对慢的时钟信号和相对快的时钟信号来捕获SYNC信号的时序差异。图6所示的一组波形示出了示例性输入SYNC信号602和示例性输入CLK信号604，因为那些信号被提供给芯片(即，在信号穿过它们各自的路径以到达捕获SYNC的触发器之前)。图6进一步示出了当它到达触发器时的示例性SYNC信号612以及当它到达触发器时的示例性CLK信号614，这两个信号都示出了PVT变化不引起大量延迟的输入信号602和604到达信号612和614的示例性情况。在下面的描述中，相对于导致输入信号更多延迟的PVT变化，对输入信号引入较小延迟的PVT变化被称为“快速”PVT变化，而对于输入信号引入相对更多延迟的PVT变化被称为“慢速”PVT变化。因此，本文中的术语“慢速”和“快速”表示一些PVT变化慢PVT变化)使输入信号比其他输入信号更慢(即，快速PVT变化)。信号612和614在图6中被标记为用于“快速”PVT变化的情况的信号。

另一方面，示出了到达触发器的示例性SYNC信号622和示例性CLK信号624，用于PVT变化对输入信号602和604产生相对大的延迟以到达信号622的极端情况和624(这就是为什么在图6中信号622和624被标记为“慢速”)。波形616和626分别示出了对于快速和慢速PVT变化的情况的复位事件。虚线618和628分别示出了对于快速和慢速PVT变化的情况的分频器复位定时(类似于图4中的线410的复位事件的图示)。

图7示出了与图6所示的信号类似的信号702，704，712，714，722，724，716和726，但是针对输入信号的情况，所述输入信号比输入信号更快(即，更高的时钟速率)。

对图6和7所示的波形的分析揭示：在芯片的输入和捕获FF之间，输入时钟信号不延迟太多，而SYNC信号确实是SYNC信号的结果提供给经过比CLK信号更大数量的缓冲器的芯片。图6和7中所示的波形组示出了在两种情况下SYNC捕获基于相同的时钟边沿。在图6的图示中，时钟分频器复位事件618和628彼此接近。然而，在图7的图示中，输入时钟704是图6中的两倍，并且SYNC和CLK波形中的相对偏移大于时钟周期。这使得用于快速情况(即复位事件718)的复位脉冲在慢速情况(即复位事件728)之前的一个完整时钟周期发生。主要的启示在于：在大约1千兆赫(Ghz)的SYNC信号上获得准确的信号捕获变得非常困难。当以大于10Ghz的采样速率构建DAC时，SYNC捕获方法变得无用。

除了不能在系统中的多个设备上的相同时钟上精确地捕获SYNC信号之外，许多用户系统开始要求一旦DAC初始复位，例如，通过如上所述重置DAC分频器，这些DAC中的任何DAC的延迟不随时间漂移多于一定量。如图6-7所示，慢速PVT和快速PVT之间的差异可能很大。考虑到许多时钟电路在时钟输入和DAC输出开关之间具有实质的电路，在最慢和最快条件之间的PVT变化可能变得显着长于用户规范。例如，如果一组设备被设置并在低温下精确复位，则较慢的PVT设备将看到比快速PVT设备更大的时钟路径延迟偏移。这导致在DAC输出处缺乏同步，即使输入时钟可以很好地对准。这在图8中示出。

图8示出对DAC同步的漂移效应。在图8中，考虑的电路是DAC的时钟路径。如图所示，在将时钟信号提供给DAC 810之前，用于输入时钟信号802的时钟路径具有多个缓冲器804、时钟乘法器806和一些更多的缓冲器808。考虑到延迟的变化，来自快速为了减慢PVT变化，两个缓冲器链804和808对于时钟乘法器806是40pS和100pS。假设当PVT变化不引入大量延迟(即，快速PVT变化)时系统在相对低的温度下同步，然后温度升高，改变情况使得PVT变化引入更多的延迟(即现在PVT变化是慢PVT变化)，快速和慢速DAC之间的差异可能高达180pS(由于缓冲器804，40pS 100pS，由于时钟乘法器806，加上由于缓冲器808的40pS)。由于DAC时钟在10Ghz时为100pS，这导致大于一个DAC时钟周期的异步性。

通常，系统可以包括在不同的板或/和不同的芯片上实现的若干DAC。不同的板可以(并且事实上很可能)以不同的PVT变化为特征。因为电路板可能发热不同。即使当在单个板上实现时，在单个板上提供的不同芯片上实现的DAC也可以通过不同的PVT变化来表征。结果，在固定参考点(通常在另一板或芯片上)产生并提供给这些DAC的时钟信号可能表现出从一个DAC到另一个DAC的相当不同的漂移行为。在图9所示的示例中示意性地示出了这种情况，其中包括时钟芯片的时钟源板902用于向四个不同的板904-1至904-4(单板时钟信号到板1-4分别显示为Clk1，Clk2，Clk3和Clk4)提供时钟信号。图9所示的实例示出了板1和4的特征可以在于缓慢的PVT变化(在最坏的情况下，其也可以相对于彼此不同)，板3可以由快速PVT变化表征，而板2可以由标称PVT变化(即在“快速”和“慢速”之间的PVT变化)表征。

以上描述示出，在没有某种实时校准的情况下，非常难以保持不同DAC的输出的相位对准(即，保持DAC同步)。因此，需要一种解决方案，用于确保不同DAC的DAC输出与系统中的某些静态、主器件定时基准对齐。对于单个DAC，这种主定时参考是提供给它的输入时钟。如果系统可以维持提供给不同DAC的输入时钟的相位，并且每个DAC可以将其输出与其输入时钟对准，则相位差可以保持相对恒定，并且可以减小DAC中的漂移的影响。此外，解决方案应该优选地基于使用相对慢的时钟信号，因为如上所述，使用快速时钟信号减少了成功捕获同步信号的容限，并且由于将这样的信号路由到系统的不同部分而增加功率消耗。

时钟倍增锁相环(PLL)通过允许同步信号由相对较慢的输入时钟捕获来提供这样的解决方案，例如。数量级为几百Mhz，然后传递到DAC内的更高速时钟。在下面的部分中描述这种PLL的操作。

时钟倍增PLL

使用基于PLL的时钟乘法器是时钟乘法PLL的替代名称，是设计为一个关键原因而移动的方式。高速DAC的采样率正在增加，以推动数字带宽和性能更接近天线的数字带宽和性能。特别难以在板上传输高速时钟信号，而不会烧毁大量的功率并产生高的杂散噪声。本地(即板载)PLL桥接几百Mhz的合理速率板级时钟与几个Ghz的新DAC或ADC样本时钟之间的间隙。再次考虑图6和图7中的波形，比具有更快的时钟，更容易捕获具有比1Ghz更慢的时钟的同步信号。

图10示出了常规的时钟倍增PLL 1000及其组件。在图10以及图11和12中，每个部件用字母而不是参考数字表示，因为这种指示与诸如1002等的四个数字参考数字相比更为简洁，特别是当时钟倍增具有甚至更多组件的PLL，根据本公开的实施例，在图11和12中示出。各种信号，例如低速和高速时钟信号、DAC数据信号等在图10-12中用附图标记示出。在图1-0-12中，相同的附图标记和类似的附图标记指示相似或类似的组件或信号。

如图10所示，常规的时钟倍增PLL 1000接收低速PLL参考时钟信号1002，并将其提供给输入缓冲器A。输入缓冲器A将PLL参考时钟1002耦合到相位检测器B。位检测器B将耦合的参考时钟1002的相位与PLL反馈时钟1004的相位进行比较，并且作为比较的结果，产生并向电荷泵C提供表示为“UP”的UP泵浦信号和表示为“DWN”的OWN泵信号。电荷泵C通过致动分别导引电流C1和C2的两个电流开关C3和C4来将UP和DWN信号之间的差转换为电荷。该电荷被沉积到被表示为“环路滤波器D”的PLL 1000的滤波器上。图10中示为“Vfilt”的环路滤波器输入是发送到环路滤波器D的许多这样的电荷的和。环路滤波器D的输出信号是电压信号Vfilt，其中较高频率分量(如众所周知的，PLL的环路滤波器是低通滤波器)。环路滤波器D的输出耦合到电压控制器振荡器(VCO)E，其中其确定VCO的振荡频率。特别地，VCOE基于从环路滤波器D接收的输入电压产生示出为VCO输出1006的时钟信号。VCO输出信号1006的频率f_VCO是PLL参考时钟信号1002的频率f_REF的M倍，其中M是大于1的值：

f_VCO＝M*f_REF

因此，PLL 1000有效地将参考输入时钟f_REF的频率乘以M，称为“时钟倍增PLL”。

VCO输出信号1006耦合到时钟路径H，因此提供高速时钟信号1008。在本文中，术语“低速”和“高速”反映出时钟信号1008的频率是时钟信号1002的M倍。

时钟路径H是将时钟信号从VCO传送到其目标电路(例如，到DAC(图中未示出))所需的一系列缓冲器，如三角形所示。在图10中的时钟路径H中所示的三角形以及在该图和图11-12中的其它路径中示出的类似三角形表示作为遍历路径的结果而被引入到相应信号的相位延迟。

VCO输出信号1006还耦合到在PLL的反馈路径中提供的反馈分频器F。反馈分频器F用于将VCO时钟信号1006除以因子M，并产生作为相位检测器B的输入之一的反馈时钟1004。图10所示的缓冲器G表示传送频率所需的缓冲器通过PLL 1000的反馈路径将反馈分频器F的输出的反相分频信号输出到相位检测器B。众所周知，PLL的动作用于迫使相位检测器输入的相位和频率(即，时钟信号1002和1004)匹配。到相位检测器B的输入之间的任何相位偏差导致VCO频率的变化和反馈相位的偏移以补偿它。

以一种方式，通过控制VCO的频率，PLL跟踪VCO的漂移并将其匹配到输入参考。这种行为是可取的。然而，目前，使用时钟倍增PLL(例如PLL 1000)的优点被以下事实所抵消：由于其许多模拟组件的存在，PLL通常具有大于标准的PVT漂移逻辑，导致高的初始精度，但是相对于环境的漂移和精度较低。例如，对于图10所示的PLL，漂移分量包括元件A，G，F和H的延迟以及提供给相位检测器B的时钟信号的路径差。因为元件A和H处于正向时钟路径，通过这些组件的更多延迟导致从输入到输出的更多延迟。因为元件F和G在PLL的反馈路径中，所以它们的延迟的任何延长都导致从输入到输出的延迟的缩短。电流C1和C2的基于环境的变化还可以导致PLL不直接补偿的相位漂移。

如前所述，本领域所需要的是一种使用基于PLL的时钟乘法器同时限制由于PVT变化引起的相位漂移的方法。

DAC-PLL相位对准方法：使用时钟倍增PLL的改进

本公开的实施例基于这样的见解：尽管存在上述缺点，但是PLL具有特别好地适于跟踪漂移的行为，并且可以适当地利用该行为。具体地，本公开的实施例基于这样的认识：在包括为DAC产生用于DAC的高速时钟信号的时钟倍增PLL的系统中，该DAC包括被配置为接收数字输入并产生模拟输出的多个DAC单元在此称为“主DAC”)，系统可以被配置为控制DAC输出的相位保持在与PLL参考时钟的相位相差预定差值内(例如，预定差值可以为零，指示DAC输出的相位和PLL参考时钟的相位对准)。为此，本文描述的采用时钟倍增PLL的每个系统包括被实现为主DAC的DAC单元之一的副本DAC单元，其可以通过在同一集成电路上制造辅助DAC单元来实现(IC)管芯，同时且在IC管芯上相对接近地耦合到主DAC的多个DAC单元。辅助DAC单元和主DAC的操作与由PLL的压控振荡器产生的相同高速时钟同步，并且输入数据信号到辅助DAC单元和主DAC的对准。结果，辅助DAC单元和主DAC的输出通过设计而相位同步。本文描述的系统被配置为确保辅助DAC单元的输出的相位与PLL参考的相位相关(即，在预定义的相位差内，例如“对准”，意味着相位差为零)时钟。由于辅助DAC单元和主DAC的输出是相位同步的，因为辅助DAC单元是DAC单元之一的副本，并且辅助DAC单元和主DAC都用相同的时钟信号来计时，使得与PLL参考时钟的相位相关的辅助DAC单元的输出的相位导致主DAC的相位与PLL参考时钟的相位以与辅助DAC单元的相同的方式相关，从而确保主DAC输出的相位与PLL参考时钟的相位相关。这与时钟倍增PLL的现有技术实现形成鲜明对比，其中在PLL输入参考时钟的相位与DAC输出的相位之间完全没有关系。

在一些实施例(下面描述的解决方案#1)中，辅助DAC单元包括在PLL的前向路径内。因此，PLL的动作确保了辅助DAC单元的输出的相位与PLL参考时钟的相位相关，因为生成其相位与输入信号的相位相关的输出信号是PLL。

在其它实施例(下面描述的解决方案#2)中，已经穿过参考前馈通路的延迟匹配副本的辅助DAC单元的输出的相位与已经遍历用于检测相位漂移的基准前馈路径，并且基于检测到的PLL的漂移参数的量(例如，电荷泵中的电流和/或可变延迟)被调整，从而调整由PLL。这还导致辅助DAC单元的输出的相位与PLL参考时钟的相位相关。

以这种方式控制系统中存在的每个主DAC的输出的相位有利地确保不同主DAC的输出相对于彼此同步，因为它们中的每一个都相对于彼此同步到公共PLL参考时钟。

在多个主DAC需要如本文针对单个DAC所描述的那样进行同步的情况下，可以为这样的主DAC中的每一个实现单独的辅助DAC单元，因为不同的主DAC可以在它们的DAC单元中稍微不同并且被提供为一个主DAC的DAC单元之一的副本的辅助DAC单元可以不是另一主DAC的DAC单元之一的副本。

所提出的系统允许补偿由时钟倍增PLL的各种组件引入的漂移，同时仍受益于在时钟信号用于对DAC的操作定时之前生成相对高速的时钟信号的优点，从而减少高速时钟信号在IC芯片上的传输。

解决方案#1：嵌入在时钟倍增PLL中的辅助DAC单元

图11示出根据本公开的一个实施例的包括具有相位补偿的改进的时钟倍增PLL的系统1100。系统1100的改进的时钟倍增PLL包括诸如图10所示的PLL，除了图10的PLL的分频器反馈路径现在由复制DAC路径代替。以上参考图10提供的时钟倍增PLL的一般操作原理适用于图11的PLL，因此，为了简洁起见，不再详细描述。相反，描述了对图10的PLL的修改。

类似于图10，图11示出了时钟倍增PLL接收低速PLL参考时钟信号1102并将其提供给将PLL参考时钟1102耦合到相位检测器B的输入缓冲器A。相位检测器B将耦合参考时钟1102的相位与PLL反馈时钟1104的相位进行比较，并且作为比较的结果，生成并向电荷泵C提供指示为“UP”的UP泵浦信号和表示为“DWN”的向下泵浦信号。电荷泵C通过致动分别导引电流C1和C2的两个电流开关C3和C4来将UP和DWN信号之间的差转换为电荷。与图10不同，图11的系统1100的电荷泵C可以是由下面更详细描述的电荷泵控制信号1118控制的可变电流电荷泵。

类似于图10，由图11的电荷泵产生的电荷沉积到环路滤波器D上，且环路滤波器D的输出耦合到电压控制器振荡器(VCO)E，其中其确定振荡频率的VCO。还类似于图10，图11的VCO E基于从环路滤波器D接收的输入电压产生VCO输出时钟信号(示为输出1106)，其中VCO输出信号1106的频率f_VCO，是PLL参考时钟信号1102的频率f_REF的M倍，VCO输出信号1106耦合到时钟路径H，因此提供高速时钟信号1108，该高速时钟信号1108的频率是PLL输入参考时钟信号1102。

与图10相反，在图11的PLL中没有反馈分频器。相反，反馈分频器路径由包括辅助DAC单元L和副本接收器缓冲器K的副本DAC路径代替，副本接收器缓冲器K是延迟与接收器缓冲器A匹配。此外，系统1100还包括主DAC T，其输出的相位将与PLL参考时钟对准，以及数据路径导频生成器Q。可选地，系统1100还可以包括漂移相位检测器O和漂移补偿控制逻辑P以及分频器S。现在将描述这些元件的功能。

接收器缓冲器K是接收器缓冲器A的副本，因为其以相同的方式，同时，在相同的管芯上并且相对接近接收器A来制造，以便重新创建延迟引入到PLL参考时钟信号1202，但是用于辅助DAC单元的输出。

辅助DAC单元L是主DAC的DAC单元之一的副本。这意味着，当制造主DAC时，具有例如50个DAC单元，在相同时间，在相同裸片上且相对接近于那些DAC单元(例如，在与DAC单元的几百微米内)提供额外DAC单元，从而导致51个DAC单元的布置。因为辅助DAC单元和DAC单元以这种方式制造，所以它们在它们的PVT变化中可能只有可忽略的(如果有的话)差异。因此，当辅助DAC单元和主DAC的操作以相同的时钟信号定时，并且当对辅助DAC单元和主DAC的输入数据信号被对准(即同步)时，它们的输出将被相位对准为(即，由于它们的分量的不同漂移，它们的输出将不会有任何相位差)。因此，这种辅助DAC单元和主DAC可以说是“按设计”相位同步的。

即使辅助DAC单元仍然是实际DAC单元，因为在图11所示的系统中，辅助DAC单元将输入数字数据值转换成模拟值，但是辅助DAC单元有效地用作反馈分频器，通过提供辅助DAC单元使得当辅助DAC单元将数字输入信号转换为在其输出端处提供的模拟信号时，模拟信号具有等于由其产生的高速时钟的频率的频率的输入数据信号(数字)VCO除以M并且这种输出信号的相位可以由相位检测器B与PLL输入参考时钟的相位进行比较。辅助DAC单元L的适当的输入信号由数据路径引导生成器Q生成，被提供为在图11中表示为参考频率导频模式1110的数字输入信号。

数据路径导频生成器Q的功能具有三个方面。

一个方面是，如上所述，其生成用于辅助DAC单元L的参考频率导频模式。为此，数据通路导频生成器Q可以使用从系统时钟分频器S(其可以但不必在与系统1100的其余部分相同的芯片/管芯上实现)接收的时钟信号1116，该时钟信号具有低于系统时钟的频率，有利于复杂的数字操作。数据路径导频生成器Q可以生成具有M个DAC时钟周期的长度的模式的导频。因此，提供给辅助DAC单元的输入导频模式1110已经类似于将由图10的反馈分频器生成的时钟信号(即，辅助DAC的输出1112的频率将不会不同于输入导频模式1110)，但是因为辅助DAC单元现在涉及PLL的前向路径并且因为DAC的输出与辅助DAC单元的输出同步，所以辅助DAC单元将允许控制相位的DAC输出相对于PLL输入参考时钟的相位。

数据路径导频生成器Q的功能的另一方面是其将数据路径输入数据1114(即将由主DAC T转换的实际数字数据)耦合到主DAC T。然后主DAC然后通过将数字输入数据1114转换为模拟输出1120来以常规方式工作，模拟输出1120的操作与高速时钟信号1108同步。

数据路径导频生成器Q的第三方面是其使导频模式1110和DAC数据1114对准，即，确保这些信号被同步。

与图10所示的PLL不同，时钟路径H和辅助DAC L都在PLL前向路径中。PLL前向路径可以被认为在辅助DAC L之后结束，即PLL反馈路径以辅助DAC单元L的输出开始，如图11中所示为输出1112。因为时钟路径H和辅助DAC单元L在PLL前向路径中，它们的漂移分量将通过PLL动作(即，通过PLL产生输出信号的尝试的动作，在这种情况下是辅助DAC单元的输出)来抑制，其中辅助DAC单元的相位涉及PLL输入信号的相位，在这种情况下为PLL参考时钟信号1102。给定接收器A和副本接收器K的延迟匹配，则辅助DAC单元L的输出将跟踪到接收器A的输入，即低速参考时钟作为PLL的输入。

换句话说，PLL将尝试调整由其VCO产生的高速时钟，直到辅助DAC单元L的输出的相位与PLL输入参考时钟的相位以预定关系(例如，相位)相关，例如相位对齐。因为该高速时钟还用作主DAC T的时钟信号，并且因为到主DAC T的输入数据与提供给辅助DAC单元L(即，导频模式1110)的输入数据对准，所以输出由主DAC产生的模拟数据将与PLL输入参考时钟的相位具有与辅助DAC单元的输出相同的相位关系，从而成功地建立对主DAC的输出的相位相对于PLL参考时钟。

步行通过系统1100的各部分，由主DAC转换的第一数字数据1114通过数据路径导频生成器Q与系统划分时钟1116对准。数据路径导频生成器Q还生成参考导频模式1110并将其与输入数据1114对准。对准的主DAC数据1114和导频1110分别被发送到主DAC和辅助DAC单元。因为辅助DAC在PLL的前向路径中，所以PLL迫使作为反馈时钟1104提供给PLL的相位检测器B的辅助DAC输出具有与输入时钟参考1102对准的相位，其可以被认为是用于主DAC的输入参考时钟信号。由主DAC产生的输出模拟数据1120又与PLL参考时钟对准。如果多个DAC被配置为以这种方式工作，则耦合到主DAC输出的所有DAC的输入数据将被同步到每个DAC的输入参考时钟的相位。假设所有输入参考时钟都匹配，这些不同DAC的输出也将匹配。

通过PLL的动作，由辅助DAC单元产生的导频时钟信号的频率将与PLL的输入参考时钟1102的频率匹配。如图11所示的多个系统将与具有大于或等于PLL的参考时钟的周期的主定时信号对准。通过使用这个外部主定时基准，数据路径中的分频器可以通过使用慢PLL参考时钟对外部主基准进行采样并复位内部分频器来在器件内复制此定时信号。数据路径导向发生器将使由主定时基准加时间戳的输入数据与内部定时基准对准。它还将导频模式1110与内部定时参考对准。通过这样做，导频将通过输入数据上的时间戳与主定时基准对准。当输入数据到达主DAC和导频到辅助DAC单元时，输入时间戳将与辅助DAC单元对准，因此与所有DAC的PLL参考时钟信号对准。时间戳是将在数字中使用的，以便在多个DAC之间对齐所有系统数据。

如上所述，环境变化可导致电荷泵C中的漂移，导致整个系统漂移。因此，在一些实施例中，系统1100可以包括与控制器P结合的漂移相位检测器O，以便控制电荷泵C的数字控制可变电流源C1和C2的操作并抑制两个输入之间的漂移差漂移相位检测器O和控制逻辑P的操作在下面参照图12所示的解决方案#2更详细地描述，该描述也适用于图11所示的解决方案。

解决方案#2：辅助DAC单元，用于外部控制时钟倍增PLL

图12示出了包括具有相位补偿环路的时钟倍增PLL的系统1200，有助于相位补偿环路的功能的元件包括图12中未示出的那些元件。因此，图12示出了更一般的替代实施例，其中相位补偿环路被添加到类似于图10所示的时钟倍增PLL以跟踪和消除PLL输入参考时钟输入和DAC输出之间的漂移。

再次，上面参考图10提供的时钟倍增PLL的一般操作原理可应用于图12的PLL，因此，为了简洁起见，在所有细节中不重复。相反，描述了对图10的PLL的修改以便允许漂移跟踪。

与图10类似，图12示出了时钟倍增PLL接收低速PLL参考时钟信号1202，并将其提供给将PLL参考时钟1202耦合到相位检测器B的输入缓冲器A。相位检测器B将耦合参考时钟1202的相位与基于反馈分频器F的输出生成的PLL反馈时钟1204的相位进行比较，并且作为比较的结果，生成并且向电荷泵C提供表示为“UP”的UP泵浦信号，表示为“DWN”的DOWN泵信号。电荷泵C通过致动分别导引电流C1和C2的两个电流开关C3和C4来将UP和DWN信号之间的差转换为电荷。

类似于图10，由图12的电荷泵产生的电荷被沉积到环路滤波器D上，并且环路滤波器D的输出耦合到VCO E，其中其确定VCO的振荡频率。还类似于图10，图12的VCO E基于从环路滤波器D接收的输入电压产生VCO输出时钟信号(示为输出1206)，其中VCO输出信号1206的频率f_VCO是PLL参考时钟信号1202的频率f_REF的M倍，VCO输出信号1206耦合到时钟路径H，因此提供高速时钟信号1208，该高速时钟信号1208的频率高于PLL输入参考时钟信号1202。

与图10相反，图12的系统1200的电荷泵C是可变电流电荷泵，以允许基于下面更详细描述的电荷泵控制信号1218对电流C1和C2进行单独控制。电流C1和C2的调谐允许控制PLL参考时钟1202和反馈时钟1204之间的相位差。与图10相反，图12的系统1200中的延迟G是可变的，使得可以直接修改VCO输出1206。

图12所示的实施例的相位补偿环路包括辅助DAC L、副本时钟接收器K、导频反馈路径J、参考前馈路径I、漂移相位检测器O和控制逻辑P。参考图11提供的关于辅助DAC单元和作为副本的时钟接收器K的讨论在这里是适用的，因此，为了简洁起见，不再重复。此外，参考图11提供的关于参考频率导频模式1210、辅助DAC 1212的输出、主DAC T、数据路径导频生成器Q及其功能性的讨论在这里也在很大程度上适用，并且仅与对图11的描述。

如图11所示，数据路径导频生成器Q将使输入数据1214与系统时钟分频器S的输出对准，相对于来自分频器S的输入生成导频模式1210，并将输入数据1214对准导频模式1210。现在与导频模式1210对准的DAC数据1214将被发送到主DAC T，而导频信号1210将被发送到辅助DAC L。辅助DAC L将输出模拟版本的导频信号1210到K和J，它们是包括接收机A和路径I的参考前馈路径的延迟匹配复制品(应当注意，图12中所示的具有元件I和J的路径也可以存在于图11中，现在在那里具体示出，并且参考图12提供的它们的解释适用于图11)。因为这两个路径(即，包括A和I的一个路径和包括K和J的另一个路径)在另一个上匹配，所以它们的漂移分量被抵消。这两个路径的输出由数字漂移相位检测器O进行比较。漂移相位检测器输出被传递到控制逻辑P。在一些实施例中，控制逻辑P可以被配置为对多个相位检测进行平均，以确定在哪个方向需要调整PLL输出的相位。控制逻辑将用于通过分别产生电荷泵延迟控制信号1218和反馈延迟控制信号1222来控制电荷泵(C1和C2)的电流以及可变延迟G。当锁定时，辅助DAC单元的输出将与输入参考时钟1202相位对准。由于通过设计，主DAC和辅助DAC单元彼此相位同步，所以DAC输出1220的相位也将对准输入到输入参考时钟1202。

应注意，在一些实施方案中，可变电流电荷泵C和可变延迟G的调谐可在范围内受限制。因此，一些实施例可以包括在跟踪之前执行辅助DAC单元的输出和PLL参考时钟的粗略对准。在一个实施例中，可变分频器S可以用于该目的。在这样的实施例中，由相位补偿环路使用的控制逻辑P还可以被配置为控制可变分频器S，因为控制逻辑P可以被配置为将可变分频器S的分频因子修改为M或M+X，其中X是选择的调整因子，使得辅助DAC单元输出被延迟，直到其与PLL输入参考时钟粗略对准。X的调整不会改变数据路径导频生成器Q中的导频和数据信号的对准，因此主DAC和辅助DAC单元的同步将保持。一旦这个粗调谐阶段完成，如上所述的精细调谐可以开始。

示例性DAC系统

图13示出了包括被示为系统1302-1至1302-N的N个系统1302的示例性装置1300的示意性功能系统视图，其中N是大于1的整数。系统1302中的每一个可以被实现为图11的系统1100或图12的系统1200。如图13所示，每个系统1302被配置为至少接收要由主DAC转换的输入数字数据1304该系统变为模拟输出，低速PLL参考时钟1306，以及可选地来自系统时钟分频器1308的时钟(如由本文所述的系统分频器S提供的)。还如图所示，每个系统1302被配置为生成输出模拟数据1310-1。每个系统1302包括实现时钟倍增PLL 1312、辅助DAC单元1314、主DAC 1316(主DAC 1316包括多个DAC单元，辅助DAC单元1314是这些DAC单元之一的副本)，如本文所述)以及相位对准装置1318的功能。时钟倍增PLL 1312被配置为接收PLL输入参考时钟信号1306，并且生成具有大于PLL参考时钟信号的频率的频率的输出时钟信号。继而，由PLL产生的输出时钟信号被配置为对主DAC 1316和辅助DAC单元1314的多个DAC单元中的每一个的时间操作。相位对准装置1318被配置为控制由主DAC1316(即，输出1310)和辅助DAC单元1314中的每一个产生的输出与PLL参考时钟信号1306的相位处于预定义的相位差。

取决于系统1302是实现本文描述的解决方案#1还是解决方案#2，时钟倍增PLL1312和相位对准装置1318可以被配置为不同地工作。对于两种解决方案，相位对准装置1318可以被认为包括数据通路导频生成器，其被配置为提供参考导频信号作为到辅助DAC单元1314的输入，并且还被配置为向主DAC 1316提供数字输入数据信号与参考导频信号对准，数字数据信号包括要由主DAC 1316从数字格式转换为模拟格式的输入数据1304。在这种实现中，控制由主DAC和每个主DAC产生的输出的相位，辅助DAC单元与PLL参考时钟信号的相位处于预定义的相位差将包括基于参考导频信号控制由辅助DAC单元产生的输出的相位(即，将输出的相位具有PLL参考时钟的相位的辅助DAC单元)。然而，对于解决方案#1，辅助DAC单元1314将包括在时钟倍增PLL 1312内(即，在其正向路径中)，有效地用作反馈分频器，而对于解决方案#2，辅助DAC单元1314将被包括在用于外部控制时钟倍增PLL 1312的相位补偿环路中。

对于这两种解决方案，在一些实施例中，时钟倍增PLL 1312可以包括包括第一和第二电流源(图中的C1和C2)的可变电流电荷泵。在这样的实施例中，将主DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位相差预定义的相位差可以包括单独地调节由第一电流源和由第二电流源产生的电流以控制由辅助DAC单元1314产生的输出的相位。

对于解决方案#2，时钟倍增PLL 1312可以进一步包括可变延迟元件，以及反馈分频器和相位检测器。由反馈分频器产生的反馈信号可以被配置为在被提供给相位检测器之前被提供给可变延迟元件。在这样的实施例中，将由主DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位相差预定义的相位差可以包括将由可变延迟元件施加的延迟调整为从反馈分频器提供的反馈信号，以控制由辅助DAC单元产生的输出的相位。在解决方案#2的一些另外的实施例中，该系统1302还可以包括漂移相位检测器和控制逻辑。漂移相位检测器可以被配置为将已经穿过输入时钟接收器和参考前馈路径的PLL输入时钟信号的结果与由辅助DAC单元产生的输出的结果相比较，该输出的结果已经穿过导频接收机和参考导频信号反馈路径，所述导频接收机和所述参考导频信号反馈路径是所述输入时钟接收机和所述参考前馈路径的延迟匹配复制品。控制逻辑可以被配置为基于由第一电流源产生的电流和由可变延迟元件施加的延迟，将由第一电流源产生的电流，由第二电流源产生的电流，漂移相位检测器。控制逻辑可以被配置为基于由漂移相位检测器执行的平均多个比较来执行调整。

对于解决方案#1，系统1302还可以进一步包括漂移相位检测器和控制逻辑。漂移相位检测器可以被配置为将已经穿过输入时钟接收器的PLL参考时钟信号的结果与由辅助DAC单元产生的已经穿过导频接收器的输出的结果进行比较，导频接收器是延迟匹配的复本的输入时钟接收器。控制逻辑可以被配置为基于由漂移相位检测器执行的比较来调整由第一电流源产生的电流和/或由第二电流源产生的电流。

在一些实施例中，可以在相同的管芯上提供解决方案#1和#2的所有组件。然后，低速PLL参考时钟和数据路径输入通常将从管芯外部提供给管芯，并且来自主DAC的模拟输出将被提供给管芯外部的一个或多个部件。在一些其它实施例中，PLL的所有组件将在主DACt处提供在相同裸片上。

示例性数据处理系统

图14描绘了示出根据本公开的一个实施例的示例性数据处理系统1400的框图。这样的数据处理系统可以被配置为用作本文所描述的控制器逻辑或者被配置为实现本文描述的各种DAC-PLL相位对准技术的任何其它系统。

如图14所示，数据处理系统1400可以包括通过系统总线1406耦合到存储器元件1404的至少一个处理器1402。因此，数据处理系统可以在存储器元件1404内存储程序代码。此外，处理器1402可以执行经由系统总线1406从存储器元件1404访问的程序代码。在一个方面，数据处理系统可以被实现为适于存储和/或执行程序代码的计算机。然而，应当理解，数据处理系统1400可以以包括处理器和能够执行本说明书中描述的功能的存储器的任何系统的形式来实现。

存储器元件1404可以包括一个或多个物理存储器设备，例如本地存储器1408和一个或多个大容量存储设备1410。本地存储器可以指随机存取存储器或其他非持久存储器设备通常在程序代码的实际执行期间使用。大容量存储设备可以实现为硬盘驱动器或其他持久性数据存储设备。处理系统1400还可以包括提供至少一些程序代码的临时存储的一个或多个高速缓存存储器(未示出)，以便减少在执行期间必须从大容量存储设备1410检索程序代码的次数。

被描绘为输入设备1412和输出设备1414的输入/输出(I/O)设备可选地可以耦合到数据处理系统。输入设备的示例可以包括但不限于键盘，诸如鼠标的指示设备等。输出设备的示例可以包括但不限于监视器或显示器，扬声器等。输入和/或输出设备可以直接地或通过中间I/O控制器耦合到数据处理系统。

在实施例中，输入和输出设备可以被实现为组合的输入/输出设备(在图14中用围绕输入设备1412和输出设备1414的虚线示出)。这种组合设备的示例是触敏显示器，有时也称为“触摸屏显示器”或简称为“触摸屏”。在这样的实施例中，对设备的输入可以通过物理对象的移动来提供，例如，触笔或用户的手指，在触摸屏显示器上或附近。

网络适配器1416还可以可选地耦合到数据处理系统，以使其能够通过中间私有或公共网络耦合到其他系统，计算机系统，远程网络设备和/或远程存储设备。网络适配器可以包括用于接收由所述系统，设备和/或网络传输到数据处理系统1400的数据的数据接收器，以及用于将数据从数据处理系统1400传输到所述系统、设备和/或网络。调制解调器、电缆调制解调器和以太网卡是可以与数据处理系统1400一起使用的不同类型的网络适配器的示例。

如图14所示，存储器元件1404可以存储应用1418。在各种实施例中，应用1418可以存储在本地存储器1408，一个或多个大容量存储设备1410中，或者远离本地存储器和大容量存储设备。应当理解，数据处理系统1400可以进一步执行可以促进应用1418的执行的操作系统(图14中未示出)。以可执行程序代码的形式实现的应用1418可以由数据处理系统1400响应于执行应用，数据处理系统1400可以被配置为执行本文所描述的一个或多个操作或方法步骤。

所选示例

现在描述根据本公开的各种实施例的一些另外的示例。

示例1提供了一种系统，包括：主DAC，包括多个DAC单元；辅助DAC单元，包括多个DAC单元之一的副本；时钟倍增PLL，被配置为接收PLL参考时钟信号，并且生成输出时钟信号，其频率大于所述PLL参考时钟信号的频率，其中所述输出时钟信号被配置为对所述多个DAC单元和所述辅助DAC单元中的每一个的时间操作；以及相位对准装置，由所述DAC和所述辅助DAC单元中的每一个产生的输出与所述PLL参考时钟信号的相位处于预定义的相位差。

示例2提供根据示例1的系统，其中相位对准装置包括数据路径导频生成器，其被配置为提供参考导频信号作为到辅助DAC单元的输入，并且还被配置为向主DAC提供数字数据信号，其与所述参考导频信号对准，所述数字数据信号包括将由所述DAC从所述数字格式转换为所述模拟格式的输入数据，其中控制由所述主DAC和所述辅助DAC单元中的每一个产生的输出的相位与PLL参考时钟信号的相位处于预定义的相位差包括基于参考导频信号控制由辅助DAC单元产生的输出的相位(即，将辅助DAC单元的输出的相位与PLL参考时钟的相位)。

示例3提供根据示例2的系统，其中时钟倍增PLL包括包括第一和第二电流源(图中的C1和C2)的电荷泵，并且其中控制由每个与所述PLL参考时钟信号的相位处于所述预定相位差处包括单独地调整由所述第一电流源产生的电流和由所述第二电流源产生的电流中的一个或多个，控制由辅助DAC单元产生的输出的相位。

示例4提供根据实例3的系统，其中所述时钟倍增PLL进一步包括反馈分频器，可变延迟元件和相位检测器，其中由反馈分频器产生的反馈信号经配置以提供到可变延迟元件，在被提供给所述相位检测器之前，并且其中将所述主DAC和所述辅助DAC单元中的每一个产生的输出的相位控制为与所述PLL参考时钟信号的相位相差预定义的相位差还包括：调整由所述可变延迟元件施加到从所述反馈分频器提供的反馈信号的延迟，以控制由所述辅助DAC单元产生的输出的相位。

示例5提供根据示例4的系统，还包括漂移相位检测器和控制逻辑，其中漂移相位检测器被配置为将已经穿过输入时钟接收器的PLL输入时钟信号的结果与参考前馈路径，其中辅助DAC单元产生的输出的结果已经穿过导频接收机和参考导频信号反馈路径，导频接收机和参考导频信号反馈路径是输入时钟接收机的延迟匹配副本，以及所述参考前馈通路，以及所述控制逻辑被配置为基于所述反馈信号来调整由所述第一电流源产生的电流，由所述第二电流源产生的电流以及由所述可变延迟元件施加的延迟中的一个或多个，对漂移相位检测器执行的比较。

示例6提供根据示例5的系统，其中控制逻辑经配置以基于由漂移相位检测器执行的对多个比较的平均来执行调整。

示例7提供根据示例2的系统，其中辅助DAC单元和输出时钟信号的时钟路径在时钟倍增PLL的正向路径中提供。因为辅助DAC单元在正向路径中提供，并且通过接收合适的参考导频信号，辅助DAC单元有效地用作常规时钟倍增PLL的反馈分频器，因此替代反馈分频器。因为输出时钟信号的时钟路径在PLL的正向路径中提供，所以通过该分量的相位延迟可以通过PLL的固有动作来补偿。

示例8提供了根据示例3的系统，还包括漂移相位检测器和控制逻辑，其中漂移相位检测器被配置为将已经穿过输入时钟接收器的PLL参考时钟信号的结果与结果由所述辅助DAC单元产生的输出的穿过导频接收器的导频接收器，所述导频接收器是所述输入时钟接收器的延迟匹配复制品，并且所述控制逻辑被配置为调整由所述第一电流源和/基于由漂移相位检测器执行的比较由第二电流源产生的电流。

示例9提供根据前述实例中任一实例的系统，其中由DAC产生的输出与由辅助DAC单元产生的输出同步。

示例10提供了一种配置系统以根据前述示例中的任一个来运行的方法。

示例11提供一个或多个非暂时性有形媒体编码逻辑，其包括用于执行的指令，所述指令在由处理器执行时可操作以执行用于将由DAC产生的输出的相位控制为预定义与PLL参考时钟信号的相位的相位差，操作包括配置系统以根据前述示例中的任一个起作用的方法的操作。

示例12提供了一种系统，包括用于实现配置系统以根据前述示例中的任一个实现功能的方法的装置。

示例13提供了用于辅助实施根据前述示例中的任一项所述的方法的数据结构。

变体和实现

虽然上面参考图1-14所示的示例性实施方式描述了本公开的实施例，但是本领域技术人员将认识到上述各种教导适用于大量其它实施方式。

在某些上下文中，本文讨论的特征可以应用于汽车系统、安全关键的工业应用、医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流感测、仪器(其可以是高度精确的)以及其他基于数字处理的系统。

此外，上面讨论的某些实施例可以在用于医学成像、患者监测、医疗仪器和家庭保健的数字信号处理技术中提供。这可以包括肺监视器、加速度计、心率监视器、起搏器等。其它应用可以涉及用于安全系统(例如，稳定性控制系统、驾驶员辅助系统、制动系统、信息娱乐和任何种类的内部应用)的汽车技术。

在其他示例场景中，本公开的教导可以应用于包括有助于提高生产率，能量效率和可靠性的过程控制系统的工业市场中。在消费者应用中，上述信号处理电路的教导可以用于图像处理、自动聚焦和图像稳定(例如，用于数码相机、摄像机等)。其他消费者应用可以包括用于家庭影院系统、DVD录像机和高清电视机的音频和视频处理器。

在上述实施例的讨论中，系统的组件(例如，时钟、多路复用器、缓冲器和/或其他组件)可以容易地被替换、替换或以其他方式修改以适应特定的电路需要。此外，应当注意，互补电子器件、硬件、软件等的使用为实现与DAC-PLL相位对准相关的本公开的教导提供了同样可行的选择。

用于实现本文中提出的DAC-PLL相位对准技术的各种系统的部分可以包括用于执行本文所描述的功能的电子电路。在一些情况下，系统的一个或多个部分可以由专门配置用于执行本文所述功能的处理器提供。例如，处理器可以包括一个或多个专用组件，或者可以包括被配置为执行本文描述的功能的可编程逻辑门。该电路可以在模拟域，数字域或混合信号域中操作。在一些情况下，处理器可以被配置为通过执行存储在非暂时性计算机可读存储介质上的一个或多个指令来执行本文所描述的功能。

在一个示例实施例中，图1-14的任何数量的电路可以在相关联的电子设备的板上实现。板可以是能够保持电子设备的内部电子系统的各种部件，并且还提供用于其他外围设备的连接器的通用电路板。更具体地，板可以提供电连接，系统的其他部件可以通过该电连接电通信。基于特定配置需要、处理需求、计算机设计等，任何合适的处理器(包括数字信号处理器、微处理器、支持芯片组等)，计算机可读非瞬时存储器元件等可以适当地耦合到板。诸如外部存储器，附加传感器，用于音频/视频显示的控制器以及外围设备的其它组件可以作为插入卡，经由电缆附接到板或者集成到板本身中。在各种实施例中，本文描述的功能可以仿真形式实现为在布置在支持这些功能的结构中的一个或多个可配置(例如，可编程)元件内运行的软件或固件。提供仿真的软件或固件可以在包括允许处理器执行那些功能的指令的非暂时性计算机可读存储介质上提供。

在另一示例实施例中，图1-14的电路可以被实现为独立模块(例如，具有被配置为执行特定应用或功能的相关组件和电路的设备)或实现为插件模块到电子设备的专用硬件。注意，实现DAC-PLL相位对准技术的本公开的特定实施例可以部分地或整体地容易地包括在片上系统(SOC)封装中。SOC表示将计算机或其他电子系统的组件集成到单个芯片中的IC。它可以包含数字，模拟，混合信号和通常的射频功能：所有这些可以提供在单个芯片衬底上。其它实施例可以包括多芯片模块(MCM)，其具有位于单个电子封装内的多个分离的IC，并且被配置为通过电子封装彼此紧密地相互作用。在各种其他实施例中，本文提出的DAC-PLL相位对准技术的功能可以在专用集成电路(ASIC)，现场可编程门阵列(FPGA)和其他半导体芯片中的一个或多个硅核中实现。

还必须注意，这里概述的所有规范，尺寸和关系(例如，处理器的数量，逻辑操作等)仅仅是为了示例和教导的目的而提供的。在不脱离本公开的精神或所附权利要求的范围的情况下，可以相当大地改变这样的信息。该规范仅适用于一个非限制性示例，因此，它们应当这样解释。在前面的描述中，已经参考特定的处理器和/或组件布置描述了示例实施例。在不脱离所附权利要求的范围的情况下，可以对这样的实施例进行各种修改和改变。因此，描述和附图被认为是说明性的而不是限制性的。

注意，利用本文提供的许多示例，可以根据两个，三个，四个或更多个电子部件来描述交互。然而，这仅仅是为了清楚和示例的目的。应当理解，系统可以以任何合适的方式合并。沿着类似的设计替代方案，图1-14中示出的部件，模块和元件中的任何一个可以以各种可能的配置进行组合，所有这些都清楚地在本说明书的宽泛范围内。在某些情况下，可以通过仅参考有限数量的电气元件来更容易地描述给定的一组流的一个或多个功能。应当理解，图1-14的电路及其教导是容易扩展的，并且可以容纳大量部件以及更复杂/复杂的布置和配置。因此，所提供的示例不应限制可能应用于无数其它架构的电路的范围或抑制电路的广泛教导。

注意，在本说明书中，包括在“一个实施例”、“示例性实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其它实施例”、“替代实施例”等中的对各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)旨在表示任何这样的特征包括在本公开的一个或多个实施例中，或者可以不必在相同的实施例中组合。

还重要的是注意，与本文提出的DAC-PLL相位对准技术相关的功能仅示出可以由图1-14中所示的系统执行或在其内执行的一些可能的功能。这些操作中的一些可以在适当时被删除或移除，或者这些操作可以被显着地修改或改变而不脱离本公开的范围。此外，这些操作的定时可以相当大地改变。前面的操作流程已经被提供用于示例和讨论的目的。通过在此描述的实施例提供了基本的灵活性，因为在不脱离本公开的教导的情况下可以提供任何合适的布置，时间顺序，配置和定时机制。

本领域技术人员可以确定许多其它改变、替换、变化、改变和修改，并且意图是本公开包括落入所附权利要求范围内的所有这样的改变、替换、变化、更改和修改。

虽然权利要求以在USPTO之前使用的样式的单个依赖性格式呈现，但是应当理解，任何权利要求可以取决于相同类型的任何前述权利要求并与其组合，除非在技术上明显不可行。

注意，上述装置的所有可选特征也可以相对于本文所述的方法或过程来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。

Claims (18)

1.一种用于同步数模转换器的输出的系统，包括：

包括多个数模转换器单元的数模转换器；

辅助数模转换器单元，包括所述多个数模转换器单元中的一个的复制品单元；

时钟倍增锁相环，被配置为接收锁相环参考时钟信号，并且生成具有大于所述锁相环参考时钟信号的频率的频率的输出时钟信号，其中所述输出时钟信号被配置为定时每个所述多个数模转换器单元和所述辅助数模转换器单元的操作；和

相位对准装置，用于将由数模转换器和辅助数模转换器单元中的每一个产生的输出的相位控制为与锁相环参考时钟信号的相位具有预定的相位差。

2.根据权利要求1所述的系统，其中所述相位对准装置包括：

数据路径导频生成器，被配置为提供参考导频信号作为所述辅助数模转换器单元的输入，并且还被配置为向所述数模转换器提供与所述参考导频信号对准的数字数据信号，其中

将由数模转换器和辅助数模转换器单元中的每一个产生的输出的相位控制为与锁相环参考时钟信号的相位具有预定的相位差包括：基于所述参考导频信号来控制由所述辅助数模转换器单元产生的输出的相位。

3.根据权利要求2所述的系统，其中所述时钟倍增锁相环包括电荷泵，所述电荷泵包括第一电流源和第二电流源，并且其中将由数模转换器和辅助数模转换器单元中的每一个产生的输出的相位控制为与锁相环参考时钟信号的相位具有预定的相位差包括：单独地调整由所述第一电流源产生的电流和由所述第二电流源产生的电流中的一个或多个，以控制由所述辅助数模转换器单元产生的输出的相位。

4.根据权利要求3所述的系统，

其中所述时钟倍增锁相环还包括反馈分频器、可变延迟元件和相位检测器，

其中由所述反馈分频器产生的反馈信号被配置为在被提供给所述相位检测器之前被提供给所述可变延迟元件，

其中将由数模转换器和辅助数模转换器单元中的每一个产生的输出的相位控制为与锁相环参考时钟信号的相位具有预定的相位差还包括：调整由所述可变延迟元件施加到反馈分频器所提供的反馈信号的延迟，以控制由辅助数模转换器单元产生的输出的相位。

5.根据权利要求4所述的系统，还包括漂移相位检测器和控制逻辑，其中：

所述漂移相位检测器被配置为比较已经穿过输入时钟接收器和参考前馈通路的锁相环输入时钟信号的结果与已穿过导频接收机和参考导频信号反馈路径的由所述辅助数模转换器单元产生的输出的结果；

所述控制逻辑被配置为基于所述比较来调整由所述第一电流源产生的电流、由所述第二电流源产生的电流以及由所述可变延迟元件施加到所述反馈信号的延迟中的一个或多个。

6.根据权利要求5所述的系统，其中所述控制逻辑被配置为基于平均多个比较来执行所述调整。

7.根据权利要求2所述的系统，其中所述辅助数模转换器单元和所述输出时钟信号的时钟路径在所述时钟倍增锁相环的正向路径中提供。

8.根据权利要求3所述的系统，还包括漂移相位检测器和控制逻辑，其中：

漂移相位检测器被配置为比较已穿过输入时钟接收器的锁相环参考时钟信号的结果与由已经穿过导频接收器的辅助数模转换器单元产生的输出的结果，以及

所述控制逻辑被配置为基于所述比较来调整由所述第一电流源产生的电流和/或由所述第二电流源产生的电流。

9.根据权利要求1所述的系统，其中由所述数模转换器产生的输出与由所述辅助数模转换器单元产生的输出同步。

10.一种用于同步数模转换器的输出的方法，包括：

提供包括多个数模转换器单元的数模转换器；

提供包括所述多个数模转换器单元中的一个数模转换器单元的复制品单元的辅助数模转换器单元；

提供时钟倍增锁相环，其被配置为接收锁相环参考时钟信号，并且生成具有大于所述锁相环参考时钟信号的频率的频率的输出时钟信号，其中所述输出时钟信号被配置为定时每个所述多个数模转换器单元和所述辅助数模转换器单元的操作；和

提供相位对准装置，用于将由所述数模转换器和所述辅助数模转换器单元中的每一个产生的输出的相位控制为与所述锁相环参考时钟信号的相位具有预定义的相位差。

11.根据权利要求10所述的方法，其中提供所述相位对准装置包括：

提供数据路径导频生成器，其被配置为提供参考导频信号作为所述辅助数模转换器单元的输入，并且还被配置为向所述数模转换器提供与所述参考导频信号对准的数字数据信号，其中

将由所述数模转换器和所述辅助数模转换器单元中的每一个产生的输出的相位控制为与所述锁相环参考时钟信号的相位具有预定义的相位差包括：基于所述参考导频信号来控制由所述辅助数模转换器单元产生的输出的相位。

12.根据权利要求11所述的方法，其中提供所述时钟倍增锁相环包括提供包括电荷泵的时钟倍增锁相环，所述电荷泵包括第一电流源和第二电流源，并且其中将由所述数模转换器和所述辅助数模转换器单元中的每一个产生的输出的相位控制为与所述锁相环参考时钟信号的相位具有预定义的相位差包括包括单独地调整由第一电流源产生的电流和由第二电流源产生的电流中的一个或多个，以控制由辅助数模转换器单元产生的输出的相位。

13.根据权利要求12所述的方法，

其中提供所述时钟倍增锁相环包括提供进一步包括反馈分频器、可变延迟元件和相位检测器的时钟倍增锁相环，

其中由所述反馈分频器产生的反馈信号被配置为在被提供给所述相位检测器之前被提供给所述可变延迟元件，

其中将由所述数模转换器和所述辅助数模转换器单元中的每一个产生的输出的相位控制为与所述锁相环参考时钟信号的相位具有预定义的相位差还包括：调整由所述可变延迟元件施加到反馈分频器提供的反馈信号的延迟，以控制由辅助数模转换器单元产生的输出的相位。

14.根据权利要求13所述的方法，还包括提供漂移相位检测器和控制逻辑，其中：

所述漂移相位检测器被配置为比较已穿过输入时钟接收器和参考前馈通路的锁相环输入时钟信号的结果与已穿过导频接收机和参考导频信号反馈路径的由所述辅助数模转换器单元产生的输出的结果；

所述控制逻辑被配置为基于所述比较来调整由所述第一电流源产生的电流、由所述第二电流源产生的电流以及由所述可变延迟元件施加到所述反馈信号的延迟中的一个或多个。

15.根据权利要求14所述的方法，其中所述控制逻辑被配置为基于平均多个比较来执行所述调整。

16.根据权利要求11所述的方法，其中，所述辅助数模转换器单元和所述输出时钟信号的时钟路径在所述时钟倍增锁相环的前向路径中提供。

17.根据权利要求12所述的方法，还包括提供漂移相位检测器和控制逻辑，其中：

漂移相位检测器被配置为比较已穿过输入时钟接收器的锁相环参考时钟信号的结果与由已穿过导频接收器的辅助数模转换器单元产生的输出的结果，以及

所述控制逻辑被配置为基于所述比较来调整由所述第一电流源产生的电流和/或由所述第二电流源产生的电流。

18.根据权利要求10所述的方法，其中由所述数模转换器产生的输出与由所述辅助数模转换器单元产生的输出同步。

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