CN102623043B - 半导体系统和半导体装置 - Google Patents
半导体系统和半导体装置 Download PDFInfo
- Publication number
- CN102623043B CN102623043B CN201110270990.7A CN201110270990A CN102623043B CN 102623043 B CN102623043 B CN 102623043B CN 201110270990 A CN201110270990 A CN 201110270990A CN 102623043 B CN102623043 B CN 102623043B
- Authority
- CN
- China
- Prior art keywords
- clock signal
- phase
- data
- clock
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000872 buffer Substances 0.000 claims abstract description 119
- 230000004044 response Effects 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 claims description 15
- 238000012549 training Methods 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 10
- 230000010363 phase shift Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 claims 2
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 25
- 101100401683 Schizosaccharomyces pombe (strain 972 / ATCC 24843) mis13 gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 101100294209 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnl2 gene Proteins 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02G—INSTALLATION OF ELECTRIC CABLES OR LINES, OR OF COMBINED OPTICAL AND ELECTRIC CABLES OR LINES
- H02G1/00—Methods or apparatus specially adapted for installing, maintaining, repairing or dismantling electric cables or lines
- H02G1/12—Methods or apparatus specially adapted for installing, maintaining, repairing or dismantling electric cables or lines for removing insulation or armouring from cables, e.g. from the end thereof
- H02G1/1202—Methods or apparatus specially adapted for installing, maintaining, repairing or dismantling electric cables or lines for removing insulation or armouring from cables, e.g. from the end thereof by cutting and withdrawing insulation
- H02G1/1204—Hand-held tools
- H02G1/1207—Hand-held tools the cutting element not rotating about the wire or cable
- H02G1/1217—Hand-held tools the cutting element not rotating about the wire or cable making a longitudinal cut
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02G—INSTALLATION OF ELECTRIC CABLES OR LINES, OR OF COMBINED OPTICAL AND ELECTRIC CABLES OR LINES
- H02G1/00—Methods or apparatus specially adapted for installing, maintaining, repairing or dismantling electric cables or lines
- H02G1/12—Methods or apparatus specially adapted for installing, maintaining, repairing or dismantling electric cables or lines for removing insulation or armouring from cables, e.g. from the end thereof
- H02G1/1202—Methods or apparatus specially adapted for installing, maintaining, repairing or dismantling electric cables or lines for removing insulation or armouring from cables, e.g. from the end thereof by cutting and withdrawing insulation
- H02G1/1204—Hand-held tools
- H02G1/1236—Features relating to cutting elements
Landscapes
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
本发明公开了一种半导体装置，包括：奇数数据时钟缓冲器组，被配置为保持多相位源时钟信号的相位或将多相位源时钟信号的相位移位，并输出第一多相位时钟信号；偶数数据时钟缓冲器组，被配置为保持多相位源时钟信号的相位或将多相位源时钟信号的相位移位，并输出第二多相位时钟信号；奇数数据输出缓冲器组，被配置为响应于第一多相位时钟信号来驱动奇数数据，并将驱动的数据输出至奇数数据焊盘组；以及偶数数据输出缓冲器组，被配置为响应于第二多相位时钟信号来驱动偶数数据，并将驱动的数据输出至偶数数据焊盘组，其中，第一多相位时钟信号和第二多相位时钟信号的时钟信号相位彼此不同。
Description
相关申请的交叉引用
本申请要求2011年1月31日向韩国知识产权局提交的韩国专利申请号为10-2011-0009803的优先权，其全部内容通过引用合并在本文中。
技术领域
本申请涉及一种半导体系统，更具体而言涉及一种包括发送电路的半导体系统。
背景技术
一般而言，半导体存储装置包括与被配置为控制半导体装置的控制器通信的多个数据焊盘，所述控制器诸如中央处理单元(CPU)和图像处理单元(GPU)。
另外，半导体存储装置可以产生用于外部时钟信号的具有多个相位的多相位时钟信号，以便更加快速地输出数据。半导体存储装置可以通过根据多相位时钟信号将数据输出至数据焊盘来实现高速数据输出。
被配置为控制半导体存储装置的控制器可以与数据选通信号同步地接收从数据焊盘输出的数据。
随着半导体存储装置的集成化，多个数据焊盘之间的物理距离越来越小。因此，在多个数据焊盘之间、或者在用于将数据传送至数据焊盘/或从数据焊盘传送数据的传输线之间可能会出现严重的串扰(crosstalk)。
另外，甚至在与半导体存储装置通信的控制器的通道中也可能会出现这种串扰。随着半导体存储装置的数据焊盘之间的物理距离减小，控制器的通道之间的距离也减小。
这种串扰可能会受到施加给相邻的数据焊盘和传输线的数据的逻辑值转变模式的影响。更具体而言，如果施加给相邻的数据焊盘和相邻的传输线的数据的逻辑值同时转变，则串扰可能会增加，且因而数据可靠性会恶化。
发明内容
在本发明的一个示例性实施例中，一种半导体装置包括：奇数数据时钟缓冲器组，所述奇数数据时钟缓冲器组被配置为保持多相位源时钟信号的相位或将多相位源时钟信号的相位移位，并输出第一多相位时钟信号；偶数数据时钟缓冲器组，所述偶数数据时钟缓冲器组被配置为保持多相位源时钟信号的相位或将多相位源时钟信号的相位移位，并输出第二多相位时钟信号；奇数数据输出缓冲器组，所述奇数数据输出缓冲器组被配置为响应于第一多相位时钟信号来驱动奇数数据，并将驱动的数据输出至奇数数据焊盘组；以及偶数数据输出缓冲器组，所述偶数数据输出缓冲器组被配置为响应于第二多相位时钟信号来驱动偶数数据，并将驱动的数据输出至偶数数据焊盘组，其中，第一多相位时钟信号和第二多相位时钟信号的时钟信号的相位彼此不同。
在本发明的另一个示例性实施例中，一种半导体装置包括：奇数数据时钟缓冲器，所述奇数数据时钟缓冲器组被配置为保持源时钟信号的相位或将源时钟信号的相位移位，并输出第一时钟信号；偶数数据时钟缓冲器，所述偶数数据时钟缓冲器组被配置为保持源时钟信号的相位或将源时钟信号的相位移位，并输出第二时钟信号；奇数数据输出缓冲器，所述奇数数据输出缓冲器被配置为响应于第一时钟信号输出数据；偶数数据输出缓冲器，所述偶数数据输出缓冲器被配置为响应于第二时钟信号输出数据，其中，第一时钟信号和第二时钟信号的相位彼此不同。
在本发明的另一个示例性实施例中，一种半导体系统包括发送单元和接收单元。这里，发送单元被配置为响应于第一多相位时钟信号而将奇数数据输出至奇数数据焊盘组，并响应于第二多相位时钟信号而将偶数数据输出至偶数数据焊盘组，其中，第一多相位时钟信号和第二多相位时钟信号的时钟信号的相位彼此不同。
附图说明
结合附图描述本发明的特征、方面和实施例，在附图中：
图1是根据本发明一个示例性实施例的半导体系统的简单框图；
图2是图1所示的发送单元的简单框图；
图3是根据本发明上述实施例的在图2中示出的奇数数据时钟缓冲器组和偶数数据时钟缓冲器组的电路图；以及
图4是根据本发明另一个实施例的在图2中示出的奇数数据时钟缓冲器组和偶数数据时钟缓冲器组的电路图。
具体实施方式
在下文，以下将参照附图结合示例性实施例来描述根据本发明的半导体系统和半导体装置。
根据本发明一个示例性实施例的半导体系统包括发送单元和接收单元。半导体系统可以控制施加给数据焊盘的数据的逻辑值的转变点，从而将在相邻的焊盘或传输线中出现的串扰减少/最小化。
另外，在用于发送单元与接收单元之间的通信的通道中，可以通过控制施加给相邻通道的数据的逻辑值的转变点来减少通道的串扰。
作为参考，接收单元可以执行训练操作(training operation)，所述训练操作用于即使数据具有不同的逻辑值转变点也能毫无问题地正常地识别从各个数据焊盘接收的数据。
作为参考，在半导体系统中，可以将发送单元设置在半导体存储装置中，且可以将接收单元设置在用于控制半导体存储装置的控制器中。然而，发送单元和接收单元的位置不限于特定的位置，因而可以将发送单元设置在控制器中，将接收单元布置在半导体存储装置中。
图1是根据本发明一个示例性实施例的半导体系统的简单框图。
半导体系统可以包括发送单元1000和接收单元2000。接收单元可以被配置为响应于第一多相位时钟信号而将奇数数据输出至奇数数据焊盘组，并响应于第二多相位时钟信号而将偶数数据输出至偶数数据焊盘组。
发送单元1000被配置为响应于第一多相位时钟信号而将奇数数据data1<0:3>和data3<0:3>输出至奇数数据焊盘组310和330，并响应于第二多相位时钟信号而将偶数数据data2<0:3>和data4<0:3>输出至偶数数据焊盘组320和340。
奇数数据data1<0:3>和data3<0:3>以及偶数数据data2<0:3>和data4<0:3>具有用于高速数据传输——例如双数据速率(DDR)——的数据形式。举例而言，在上述半导体系统中，奇数数据data1<0:3>和data3<0:3>是与时钟信号的上升沿同步地处理的，而偶数数据data2<0:3>和data4<0:3>是与时钟信号的下降沿同步地处理的。
半导体系统包括用于在接收单元2000与奇数数据焊盘组310和330之间通信的通道cnl1和cnl3，以及在接收单元2000与偶数数据焊盘组320和340之间通信的通道cnl2和cnl4。通道cnl1和cnl3以及通道cnl2和cnl4可以交替地设置。
接收单元2000与通道cnl1至cnl4相耦接，且与奇数和偶数数据焊盘310至340通信。接收单元2000从奇数数据焊盘组310和330以及偶数数据焊盘组320和340接收奇数数据data1<0:3>和data3<0:3>以及偶数数据data2<0:3>和data4<0:3>。
接收单元2000可以对从奇数和偶数数据焊盘310至340接收的奇数和偶数数据data1<0:3>至data4<0:3>执行训练操作。训练操作可以包括测试用于奇数和偶数数据焊盘组310至340的一定训练模式的操作，以及根据测试结果搜索用于识别施加给各个数据焊盘310至340的数据的最优定时的操作。
为了执行训练操作，接收单元2000可以要求接收一定的定时信号。这里，定时信号不需限于特定的信号。例如，接收单元2000可以利用数据选通信号(未示出)来执行训练操作。然而，也可以使用在不利用数据选通信号的情况下输入和输出数据的方法。例如，接收单元2000和发送单元1000可以使用具有不同用途的两种时钟信号来执行数据输入/输出操作。在这种情况下，接收单元2000可以经由这两种时钟信号中的至少一个来执行训练操作。
由于接收单元2000执行训练操作，接收单元2000可以从奇数和偶数数据焊盘310至340接收具有不同的逻辑值转变点的数据而不发生任何问题。
图2是图1所示的发送单元1000的简单框图。
图2所示的发送单元1000可以包括多相位时钟发生部210至240、奇数数据输出缓冲器组110和130、奇数数据焊盘组310和330、偶数数据输出缓冲器组120和140、以及偶数数据焊盘组320和340。
多相位时钟发生部210至240被配置为对第三多相位时钟信号clk1至clk4进行插值(interpolate)，并产生第一多相位时钟信号1clk1至1clk4和第二多相位时钟信号2clk1至2clk4。多相位时钟发生部210至240位于发送单元1000中。
多相位时钟发生单元210至240可以包括奇数数据时钟缓冲器组210和230以及偶数数据时钟缓冲器组220和240。这里，奇数数据时钟缓冲器组210和230被配置为将第三多相位时钟信号clk1至clk4缓冲并产生第一多相位时钟信号1clk1至1clk4，而偶数数据时钟缓冲器组220和240被配置为将第三多相位时钟信号clk1至clk4缓冲并产生第二多相位时钟信号2clk1至2clk4。
奇数数据输出缓冲器组110和130被配置为响应于第一多相位时钟信号1clk1至1clk4而将奇数数据data1<0:3>和data3<0:3>输出至奇数数据焊盘组310和330。奇数数据输出缓冲器组110和130与奇数数据焊盘组310和330经由奇数传输线组tl1和tl3耦接。
例如，当第一多相位时钟信号1clk1至1clk4分别在0度、90度、180度和270度处被激活时，奇数数据输出缓冲器110在0度、90度、180度和270度处顺序地输出奇数数据data1<0:3>的各个比特。
偶数数据输出缓冲器组120和140被配置为响应于第二多相位时钟信号2clk1至2clk4而将偶数数据data2<0:3>和data4<0:3>输出至偶数数据焊盘组320和340。偶数数据输出缓冲器组120和140与偶数数据焊盘组320和340经由偶数传输线组tl2和tl4耦接。
奇数和偶数数据输出缓冲器组110至140可以包括被配置为分别响应于第一多相位时钟信号1clk1至1clk4和第二多相位时钟信号2clk1至2clk4而输出奇数和偶数数据data1<0:3>至data4<0:3>的通常的缓冲器电路。
以上述方式配置的半导体系统可以将第一多相位时钟信号1clk1至1clk4的相位设置为不同于第二多相位时钟信号2clk1至2clk4的相位，其中所述第一多相位时钟信号用于决定奇数数据输出缓冲器组110和130的数据输出时间点，所述第二多相位时钟信号用于决定偶数数据输出缓冲器组120和140的数据输出时间点。因此，所述半导体系统可以减少奇数传输线组tl1和tl3与偶数传输线tl2和tl4之间的串扰效应。这里，奇数传输线组tl1和tl3用于将奇数数据输出缓冲器组110和130与奇数数据焊盘组310和330相耦接，而偶数传输线组tl2和tl4用于将偶数数据输出缓冲器组120和140与偶数数据焊盘组320和340相耦接。
如图1所示，可以交替地设置用于接收单元2000与奇数数据焊盘组310和330之间的通信的通道cnl1和cnl3以及用于接收单元2000与偶数数据焊盘组320和340之间的通信的通道cnl2和cnl4，这对减少串扰效应是有效的。
如图2所示，可以交替地设置包括奇数数据焊盘组310和330的奇数传输线组tl1和tl3和包括偶数数据焊盘组320和340的偶数传输线组tl2和tl4。根据这种配置，施加给奇数数据焊盘组310和330的奇数数据data1<0:3>和data3<0:3>的逻辑值转变点可以不同于施加给偶数数据焊盘组320和340的偶数数据data2<0:3>和data4<0:3>的逻辑值转变点。因此，可以减少各个数据焊盘之间的串扰效应。
分别具有第一至第三相位的多相位时钟信号1clk1至1clk4、2clk1至2clk4和clk1至clk4可以被配置为分别具有四个相位。然而，所述多相位时钟信号所拥有的相位的数量仅仅是一个例子。将分别具有第一至第三相位的多相位时钟信号1clk1至1clk4、2clk1至2clk4和clk1至clk4设置为具有四个相位的这种配置仅仅是一个例子，并非限制本发明。
另外，如图2所示，奇数数据时钟缓冲器组210和230以及偶数数据时钟缓冲器组220和240分别被配置为具有两个时钟缓冲器。然而，这仅仅是一个例子。奇数数据时钟缓冲器组210和230以及偶数数据时钟缓冲器组220和240可以分别具有两个或更多个时钟缓冲器。
图3是根据本发明一个示例性实施例的在图2示出的奇数数据时钟缓冲器组210和230以及偶数数据时钟缓冲器组220和240的电路图。
图3示出了奇数数据时钟缓冲器210a和偶数数据时钟缓冲器220a。可以以与奇数数据时钟缓冲器210a和偶数数据时钟缓冲器220a相同的方式来配置奇数数据时钟缓冲器230和偶数时钟缓冲器240。
如图3所示，奇数数据时钟缓冲器210a可以包括多个反相器3013至3024。
反相器3013被配置为将第三多相位时钟信号的时钟信号clk1反相。
反相器3014被配置为将第三多相位时钟信号的时钟信号clk1反相。反相器3013和3014的输出信号在第二节点n2混合。
反相器3015被配置为将第二节点n2的电压反相并放大，并将反相并放大了的电压输出作为第一多相位时钟信号的时钟信号1clk1。
因此，第一多相位时钟信号的时钟信号1clk1的相位变得与第三多相位时钟信号的时钟信号clk1的相位相同。
除了输入和输出信号不同以外，可以采用与反相器3013至3015相同的方式来配置反相器3016至3024。因此，省略其详细描述。
根据如图3配置的奇数数据时钟缓冲器210a的操作所产生的第一多相位时钟信号1clk1至1clk4分别具有与第三多相位时钟信号clk1至clk4相同的相位。
例如，当假设第三多相位时钟信号clk1至clk4的相位分别是0、90、180、270度时，第一多相位时钟信号1clk1至1clk4的相位可以分别变成0、90、180、270度，但是不限于此。
如图3所示，偶数数据时钟缓冲器220a可以包括插值(interpolation)电路，所述插值电路被配置为对第三多相位时钟信号clk1至clk4进行插值并产生第二多相位时钟信号2clk1至2clk4。
偶数数据时钟缓冲器220a可以包括多个反相器3001至3012。
反相器3001被配置为将第三多相位时钟信号的时钟信号clk1反相。
反相器3002被配置为将第三多相位时钟信号的时钟信号clk2反相。反相器3001和3002的输出信号在第一节点n1处混合。
相应地，反相器3003被配置为将第一节点n1的电压反相并放大，并将反相并放大了的电压输出作为第二多相位时钟信号的时钟信号2clk1。
相应地，第二多相位时钟信号的时钟信号2clk1的相位变成位于第三多相位时钟信号的两个时钟信号clk1和clk2之间的相位。
除了输入和输出信号不同以外，可以采用与反相器3001至3003相同的方式来配置反相器3004至3012。因此，省略其详细描述。
根据如图3所示配置的偶数数据时钟缓冲器220a的操作所产生的第二多相位时钟信号2clk1至2clk4的相位变为位于第三多相位时钟信号clk1至clk4的相应的两个时钟信号之间的相位。
例如，当假设第三多相位时钟信号clk1至clk4的相位分别是0、90、180、270度时，第二多相位时钟信号2clk1至2clk4的相位可以分别变成45、135、225、315度，但是不限于此。
当将第一多相位时钟信号clk1至clk4的相位分别示例为0、90、180、270度且第二多相位时钟信号2clk1至2clk4的相位分别是45、135、225、315度时，奇数数据输出缓冲器组110和130以及偶数数据输出缓冲器组120和140分别以45度的间隔将数据交替地输出至奇数数据焊盘组310和330以及偶数数据焊盘组320和340。
在施加给奇数数据焊盘组310和330的奇数数据data1<0:3>和data3<0:3>的逻辑值转变(即，在0度相位、90度相位、180度相位和270度相位)的时间点，施加给偶数数据焊盘组320和340的偶数数据data2<0:3>和data4<0:3>保持它们的逻辑值。
另一方面，在施加给偶数数据焊盘组320和340的偶数数据data2<0:3>和data4<0:3>的逻辑值转变(即，在45度相位、135度相位、225度相位和315度相位)的时间点，施加给奇数数据焊盘组310和330的奇数数据data1<0:3>和data3<0:3>保持它们的逻辑值。
图4是根据另一个示例性实施例的在图2示出的奇数数据时钟缓冲器组210和230以及偶数数据时钟缓冲器组220和240的电路图。
图4示出了奇数数据时钟缓冲器210b。
除了输入和输出关系以外，可以采用与奇数数据时钟缓冲器210b和偶数数据时钟缓冲器(未示出)相同的方式来配置偶数数据时钟缓冲器220、奇数数据时钟缓冲器230和偶数数据时钟缓冲器240。
图4所示的奇数数据时钟缓冲器210b被配置为根据控制信号s1<0:3>来控制第一多相位时钟信号1clk1至1clk4的相位。
参见图4，奇数数据时钟缓冲器210被配置为对第三多相位时钟信号clk1至clk4进行插值，并输出第一多相位时钟信号1clk1至1clk4。更具体而言，奇数数据时钟缓冲器210b通过根据控制信号s1<0:3>来改变插值角度从而控制第一多相位时钟信号1clk1至1clk4的相位。
可以利用模式寄存器设置(MRS，未示出)或测试模式信号来配置控制信号s1<0:3>。
奇数数据时钟缓冲器210b可以包括第一至第十六选择部4001至4016以及第一至第四输出部4017至4020。
第一至第四选择部4001至4004被配置为接收第三多相位时钟信号clk1至clk4的两个时钟信号clk1和clk2。另外，第一至第四选择部4001至4004根据控制信号s1<0:3>的各个比特来选择并输出这两个时钟信号clk1和clk2之一。第一至第四选择部4001至4004的输出信号在第三节点n3混合。第一至第四选择部4001至4004可以包括多路复用器电路。
第一输出部4017可以包括反相器4021和4022。
反相器4021被配置为将第三节点n3的电压反相并放大。
反相器4022被配置为将反相器4021的输出信号反相并放大，并将反相并放大了的信号输出作为第一多相位时钟信号1clk1至1clk4的时钟信号1clk1。
除了输入和输出关系之外，可以分别采用与第一至第四选择部4001至4004和第一输出部4017相同的方式来配置第五至第十六选择部4005至4016以及第二至第四输出部4018至4020。因此，省略其详细描述。
如图4配置的奇数数据时钟缓冲器210b对第三多相位时钟信号clk1至clk4进行插值，并产生第一多相位时钟信号1clk1至1clk4，而插值角度根据控制信号s1<0:3>改变。
例如，当控制信号s1<0:3>的每个比特都是0时，奇数数据时钟缓冲器210b的第一至第四选择部4001至4004输出时钟信号clk1。因此，时钟信号1clk1具有与时钟信号clk1相同的相位。
又例如，当控制信号s1<0:3>的两个比特s1<0:1>为0而其它两个比特s1<2:3>为1时，奇数数据时钟缓冲器210b的第一和第二选择部4001和4002输出时钟信号clk1，而第三和第四选择部4003和4004输出时钟信号clk2。因此，相位时钟信号1clk1具有位于相位时钟信号clk1与相位时钟信号clk2之间的相位。
奇数数据时钟缓冲器210b可以根据控制信号s1<0:3>而不同地控制第一多相位时钟信号1clk1至1clk4的相位。此外，奇数数据时钟缓冲器210b可以根据第一至第十六选择部4001至4016的驱动能力而不同地控制相位。
另外，可以通过增加选择部的数量、以及用于控制选择部的控制信号的比特数量，来准确地控制第一多相位时钟信号1clk1至1clk4的相位。图4所示的奇数数据时钟缓冲器210b包括四组，每组具有四个选择部，且控制信号s1<0:3>的比特数量为4，但是这并非限制本发明。
可以采用与图4所示的奇数数据时钟缓冲器210b类似的方式来配置偶数数据时钟缓冲器(未示出)。偶数数据时钟缓冲器可以被配置为接收不同的控制信号，而不接收图4所示的奇数数据时钟缓冲器210b的控制信号s1<0:3>。
奇数数据时钟缓冲器210b可以被配置为响应于控制信号s1<0:3>而产生第一多相位时钟信号1clk1至1clk4，而偶数数据时钟缓冲器可以被配置为响应于所述不同的控制信号来产生第二多相位时钟信号。
除了输入和输出关系之外，可以采用与图4所示的奇数数据时钟缓冲器210b相同的方式来配置偶数数据时钟缓冲器。因此，省略其详细描述。
理论上，当多相位时钟信号具有上述四个相位时，第一多相位时钟信号1clk1至1clk4的相位与第二多相位时钟信号2clk1至2clk4的相位之差可以被设置为45度。这是因为四个相位彼此之间具有90度的间隔。
然而，可以在实际地配置半导体系统之后根据偶数和奇数数据焊盘组310至340周围的电磁场而将第一多相位时钟信号1clk1至1clk4的相位与第二多相位时钟信号2clk1至2clk4的相位之差设置为不同的值，而不是45度。结果，可以减少偶数和奇数传输线组tl1至tl4与包括偶数和奇数数据焊盘组310至340的通道cnl1至cnl4之间的的串扰效应。
基于图2和图4的偶数和奇数数据时钟缓冲器组210至240可以根据控制信号s1<0:3>和s2<0:3>来控制第一和第二相位。因此，根据本实施例的半导体系统适合于被配置成控制第一相位与第二相位之差。
另外，当多相位时钟信号具有四个相位时，第一多相位时钟与第二多相位时钟的相位之差理论上可以被设置为45度。然而，相位差可以根据多相位时钟信号所包括的相位的数量而不同。例如，如果多相位时钟信号具有八个相位，则第一多相位时钟与第二多相位时钟之间的相位差理论上可以被设置成22.5度。也就是说，如果多相位时钟信号具有与2n(n是大于等于1的整数)相对应的相位，则第一多相位时钟与第二多相位时钟之间的相位差理论上可以设置成360/4n度。
虽然已经描述了某些实施例，但是对于本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的半导体系统和半导体装置不应当基于所描述的实施例来限定。确切地说，本文描述的半导体系统和半导体装置应仅仅根据所附权利要求书并结合以上说明书和附图来限定。
Claims (12)
1.一种半导体装置，包括：
奇数数据时钟缓冲器组，所述奇数数据时钟缓冲器组被配置为对多相位源时钟信号的相位进行缓冲，并输出第一多相位时钟信号；
偶数数据时钟缓冲器组，所述偶数数据时钟缓冲器组被配置为对所述多相位源时钟信号的相位进行缓冲，并输出第二多相位时钟信号；
奇数数据输出缓冲器组，所述奇数数据输出缓冲器组被配置为响应于所述第一多相位时钟信号来驱动奇数数据，并将驱动的数据输出至奇数数据焊盘组；以及
偶数数据输出缓冲器组，所述偶数数据输出缓冲器组被配置为响应于所述第二多相位时钟信号来驱动偶数数据，并将驱动的数据输出至偶数数据焊盘组，其中，所述第一多相位时钟信号和所述第二多相位时钟信号的时钟信号的相位彼此不同，
其中，所述奇数数据时钟缓冲器组和所述偶数数据时钟缓冲器组中的每个包括：
第一选择部，所述第一选择部被配置为响应于控制信号来选择输入的所述多相位源时钟信号中的一个；
第二选择部，所述第二选择部被配置为响应于所述控制信号来选择输入的所述多相位源时钟信号中的一个；以及
输出部，所述输出部被配置为将所述第一选择部的输出信号与所述第二选择部的输出信号混合，并输出混合的信号。
2.如权利要求1所述的半导体装置，其中，将所述奇数数据输出缓冲器组与所述奇数数据焊盘组相耦接的传输线、以及将所述偶数数据输出缓冲器组与所述偶数数据焊盘组相耦接的传输线是交替设置的。
3.如权利要求1所述的半导体装置，其中，施加给所述偶数数据输出缓冲器组的数据的逻辑值转变点与施加给所述奇数数据输出缓冲器组的数据的逻辑值转变点不同。
4.如权利要求1所述的半导体装置，其中，
所述第一多相位时钟信号和所述第二多相位时钟信号分别具有2n个相位，以及
所述第一多相位时钟信号与所述第二多相位时钟信号之间的相位差是360/4n度，其中n是等于或大于1的整数。
5.一种半导体装置，包括：
奇数数据时钟缓冲器，所述奇数数据时钟缓冲器被配置为保持源时钟信号的相位或将所述源时钟信号的相位移位，并输出第一时钟信号；
偶数数据时钟缓冲器，所述偶数数据时钟缓冲器被配置为保持所述源时钟信号的相位或将所述源时钟信号的相位移位，并输出第二时钟信号；
奇数数据输出缓冲器，所述奇数数据输出缓冲器被配置为响应于所述第一时钟信号来输出数据；以及
偶数数据输出缓冲器，所述偶数数据输出缓冲器被配置为响应于所述第二时钟信号来输出数据，其中，所述第一时钟信号和所述第二时钟信号的相位彼此不同，
其中，所述奇数数据时钟缓冲器和所述偶数数据时钟缓冲器中的每个包括：
第一选择部，所述第一选择部被配置为响应于控制信号来选择输入的所述源时钟信号中的一个；
第二选择部，所述第二选择部被配置为响应于所述控制信号来选择输入的所述源时钟信号中的一个；以及
输出部，所述输出部被配置为将所述第一选择部的输出信号与所述第二选择部的输出信号混合，并输出混合的信号。
6.一种半导体系统，包括：
发送单元；和
接收单元，
其中，所述发送单元被配置为响应于第一多相位时钟信号而将奇数数据输出至奇数数据焊盘组，并响应于第二多相位时钟信号而将偶数数据输出至偶数数据焊盘组，其中，所述第一多相位时钟信号和所述第二多相位时钟信号的时钟信号的相位彼此不同，
其中，所述发送单元包括：
多相位时钟发生部，所述多相位时钟发生部被配置为对多相位源时钟信号进行插值，并产生所述第一多相位时钟信号和所述第二多相位时钟信号；
奇数数据输出缓冲器组，所述奇数数据输出缓冲器组被配置为与所述第一多相位时钟信号同步地将所述奇数数据输出至所述奇数数据焊盘组；以及
偶数数据输出缓冲器组，所述偶数数据输出缓冲器组被配置为与所述第二多相位时钟信号同步地将所述偶数数据输出至所述偶数数据焊盘组，
其中，所述多相位时钟发生部包括：
第一选择部，所述第一选择部被配置为响应于控制信号来选择输入的所述多相位源时钟信号中的一个；
第二选择部，所述第二选择部被配置为响应于所述控制信号来选择输入的所述多相位源时钟信号中的一个；以及
输出部，所述输出部被配置为将所述第一选择部的输出信号与所述第二选择部的输出信号混合，并输出混合的信号。
7.如权利要求6所述的半导体系统，其中，施加给所述偶数数据焊盘组的数据的逻辑值转变点与施加给所述奇数数据焊盘组的数据的逻辑值转变点不同。
8.如权利要求6所述的半导体系统，其中，所述第一多相位时钟信号和所述第二多相位时钟信号分别具有2n个相位，以及
所述第一多相位时钟信号与所述第二多相位时钟信号之间的相位差是360/4n度，其中n是等于或大于1的整数。
9.如权利要求6所述的半导体系统，其中，将所述奇数数据输出缓冲器组与所述奇数数据焊盘组耦接的传输线、以及将所述偶数数据输出缓冲器组与偶数数据焊盘组相耦接的传输线是交替设置的。
10.如权利要求6所述的半导体系统，其中，所述接收单元被配置为执行训练操作，所述训练操作用于校正时钟信号与从所述奇数数据焊盘组和所述偶数数据焊盘组接收的数据之间的歪斜。
11.如权利要求6所述的半导体系统，其中，所述发送单元设置在半导体存储装置中，所述接收单元设置在用于控制所述半导体存储装置的控制器中。
12.如权利要求6所述的半导体系统，其中，所述接收单元设置在半导体存储装置中，所述发送单元设置在用于控制所述半导体存储装置的控制器中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110009803A KR101201871B1 (ko) | 2011-01-31 | 2011-01-31 | 반도체 장치 및 반도체 시스템 |
| KR10-2011-0009803 | 2011-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102623043A CN102623043A (zh) | 2012-08-01 |
| CN102623043B true CN102623043B (zh) | 2017-04-12 |
Family
ID=46562909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110270990.7A Active CN102623043B (zh) | 2011-01-31 | 2011-09-14 | 半导体系统和半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8687458B2 (zh) |
| KR (1) | KR101201871B1 (zh) |
| CN (1) | CN102623043B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101943087B1 (ko) * | 2012-11-29 | 2019-01-28 | 에스케이하이닉스 주식회사 | 다중위상클럭생성회로 |
| KR20150142852A (ko) | 2014-06-12 | 2015-12-23 | 에스케이하이닉스 주식회사 | 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법 |
| EP4236075A4 (en) * | 2022-01-11 | 2024-05-22 | Changxin Memory Technologies, Inc. | SIGNAL LINE STRUCTURE, SIGNAL LINE CONTROL METHOD AND SIGNAL LINE CIRCUIT |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1667956A (zh) * | 2003-11-19 | 2005-09-14 | 国际商业机器公司 | 产生多时序的模块化dll结构 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003684B2 (en) * | 2002-03-27 | 2006-02-21 | Via Technologies, Inc. | Memory control chip, control method and control circuit |
| KR20030094678A (ko) | 2002-06-07 | 2003-12-18 | 삼성전자주식회사 | 동기형 반도체 메모리 장치 |
| KR100524944B1 (ko) * | 2003-02-10 | 2005-10-31 | 삼성전자주식회사 | 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를갖는 반도체 메모리장치 |
| KR101290764B1 (ko) * | 2007-10-24 | 2013-07-30 | 삼성전자주식회사 | 고속동작에 적합한 입력 회로를 갖는 반도체 메모리 장치 |
| KR100911197B1 (ko) | 2007-12-27 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
| JP2012515376A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
-
2011
- 2011-01-31 KR KR1020110009803A patent/KR101201871B1/ko active IP Right Grant
- 2011-06-24 US US13/168,071 patent/US8687458B2/en active Active
- 2011-09-14 CN CN201110270990.7A patent/CN102623043B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1667956A (zh) * | 2003-11-19 | 2005-09-14 | 国际商业机器公司 | 产生多时序的模块化dll结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120088446A (ko) | 2012-08-08 |
| CN102623043A (zh) | 2012-08-01 |
| US20120195153A1 (en) | 2012-08-02 |
| US8687458B2 (en) | 2014-04-01 |
| KR101201871B1 (ko) | 2012-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8572424B2 (en) | Semiconductor device to select and output data to a data bus | |
| US20090154256A1 (en) | Integrated Circuit Memory Devices Including Delayed Clock Inputs for Input/Output Buffers and Related Systems and Methods | |
| TW200832414A (en) | High speed fanned out system architecture and input/output circuits for non-volatile memory | |
| CN102623043B (zh) | 半导体系统和半导体装置 | |
| CN105930290A (zh) | 包括用于高速通信的接口电路的系统 | |
| CN104753504A (zh) | 用于校正偏斜的接收器电路、包括其的半导体设备及系统 | |
| KR101096185B1 (ko) | 데이터 전송회로 및 전송방법, 데이터 전송회로를 포함하는 메모리장치 | |
| CN100545822C (zh) | 用于互连结构的时钟分布 | |
| CN105097043A (zh) | 半导体存储装置 | |
| US7551014B1 (en) | Differential output with low output skew | |
| US12002541B2 (en) | Read clock toggle at configurable PAM levels | |
| KR100190373B1 (ko) | 리드 패스를 위한 고속 동기식 메모리 장치 | |
| US8222931B2 (en) | Semiconductor device and driving method thereof | |
| JP2005078523A (ja) | シリアル転送装置 | |
| US7631211B1 (en) | Sharing elements in multiple data-rate I/O | |
| US8106798B2 (en) | Circuit and method for parallel to serial conversion | |
| US9349421B2 (en) | Memory interface | |
| CN114860642B (zh) | 用于主设备与外围设备之间的串行数据通信的装置和方法 | |
| JP4952177B2 (ja) | 記憶装置 | |
| JP4272149B2 (ja) | 方向性結合器を用いたデータ転送方式 | |
| KR20060104895A (ko) | 반도체 메모리 장치 | |
| US9455694B2 (en) | Data transmission circuit | |
| US5663913A (en) | Semiconductor memory device having high speed parallel transmission line operation and a method for forming parallel transmission lines | |
| US7453882B2 (en) | Apparatus and method for asynchronously controlling data transfers across long wires | |
| KR20130080731A (ko) | 데이터 출력회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |