CN100545822C - 用于互连结构的时钟分布 - Google Patents

用于互连结构的时钟分布 Download PDF

Info

Publication number
CN100545822C
CN100545822C CNB2006100841657A CN200610084165A CN100545822C CN 100545822 C CN100545822 C CN 100545822C CN B2006100841657 A CNB2006100841657 A CN B2006100841657A CN 200610084165 A CN200610084165 A CN 200610084165A CN 100545822 C CN100545822 C CN 100545822C
Authority
CN
China
Prior art keywords
clock signal
back end
connector circuit
clock
impact damper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2006100841657A
Other languages
English (en)
Other versions
CN1866234A (zh
Inventor
M·登哈姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1866234A publication Critical patent/CN1866234A/zh
Application granted granted Critical
Publication of CN100545822C publication Critical patent/CN100545822C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明的某些实施例包括具有多个连接器电路的互连结构，来在多个设备之间传送消息。每个连接器电路包括数据传送单元来传送消息和时钟单元来提供传送消息的时序。互连结构通过连接器电路的时钟单元连续地传播主时钟信号，以生成多个不同的输入时钟信号。由每个时钟单元提供的时序是根据输入时钟信号之一的时序的。其它实施例也被描述和要求了。

Description

用于互连结构的时钟分布
领域
本发明的实施例涉及在集成电路芯片中的时钟信号分布。
背景
集成电路通常具有许多的设备，每一个都执行不同的功能。通常基于主时钟信号的时序，该设备与其它设备传送数据。
在典型的集成电路中，时钟生成器生成主时钟信号，并以平行方式分布给所有的设备，使得所有的设备同时接收主时钟信号的副本。通常产生诸如时钟树之类的时钟分布结构，来在整个集成电路中全面地分布主时钟信号。
时钟树的小心谨慎的设计通常是很必要的，以允许主时钟的准确分布，来避免信号干扰，并将能量消耗保持在可接受的程度。
由于集成电路变得更密集并高速操作，设计有效的时钟树变得具有挑战性。
发明内容
本发明用于克服以上现有技术的缺陷：
根据本发明，提供一种互连结构，包括：第一时钟路径，包括第一缓冲器，以传播输入时钟信号，来提供第一内部时钟信号；第二时钟路径，包括多个缓冲器，以传播所述输入时钟信号，来提供第二内部时钟信号，其中第二时钟路径所具有的缓冲器比第一时钟路径所具有的缓冲器多至少一个；第一数据传送单元，其响应第一内部时钟信号，以从第一数据节点向第二数据节点传送消息；第二数据传送单元，其响应第二内部时钟信号，以从第二数据节点向第三数据节点之间传送所述消息。
根据本发明，还提供一种互连结构，包括：第一连接器电路，包括时钟单元和数据传送单元，该时钟单元包括多个第一缓冲器来传播第一时钟信号以生成第二时钟信号，而所述数据传送单元包括下游数据路径，来根据第一时钟信号从第一数据节点向第二数据节点传送下游消息；第二连接器电路，包括时钟单元和数据传送单元，该时钟单元包括与第一缓冲器串联耦合的多个第二缓冲器来传播第二时钟信号以生成第三时钟信号，而所述数据传送单元包括下游数据路径，来根据第二时钟信号从第二数据节点向第三数据节点传送所述下游消息；第三连接器电路，包括时钟单元和数据传送单元，该时钟单元包括与第二缓冲器串联耦合的多个第三缓冲器来传播第三时钟信号，而所述数据传送单元包括下游数据路径，来根据第三时钟信号从第三数据节点向第四数据节点传送所述下游消息。
根据本发明，还提供一种系统，包括：互连，以与多个磁盘传送数据；以及耦合到所述互连的集成电路芯片，以与多个磁盘传送数据，该集成电路芯片包括：多个设备；时钟生成器，以生成主时钟信号；以及互连结构，以在所述设备之间传送数据，该互连结构包括多个连接器电路，每个连接器电路包括用于传送数据的数据传送单元，时钟单元，用于根据在多个输入时钟信号中的输入时钟信号提供在数据传送单元中传送数据的时序，其中来自每个连接器电路的时钟单元的组合形成了时钟传播路径，以通过时钟传播路径连续地传播所述主时钟信号，以提供所述多个输入时钟信号，所述多个输入时钟信号包括第一输入时钟信号和第二输入时钟信号，所述多个连接器电路中的第一连接器电路的数据传送单元响应于第一输入时钟信号以从第一数据节点向第二数据节点传送所述数据，所述多个连接器电路中的第二连接器电路的数据传送单元响应于第二输入时钟信号以从第二数据节点向第三数据节点传送所述数据，其中第一输入时钟信号和所述主时钟信号具有第一相位差，而第二输入时钟信号和所述主时钟具有第二相位差，并且第二相位差大于第一相位差。
根据本发明，还提供一种方法，包括：通过第一数量的缓冲器传播输入时钟信号，以生成第一内部时钟信号；通过第二数量的缓冲器传播所述输入时钟信号，以生成第二内部时钟信号，其中缓冲器的第二数量大于缓冲器的第一数量；根据第一内部时钟信号的时序，从第一数据节点传送消息到第二数据节点；以及根据第二内部时钟信号的时序，从第二数据节点传送所述消息到第三数据节点。
附图的简要说明
附图1示出了根据本发明的实施例的具有互连结构的系统。
附图2示出了附图1的时钟信号的示例性时序图。
附图3示出了根据本发明的实施例的在第一配置中的具有时钟分布的连接器电路的互连结构。
附图4示出了附图3的时钟信号的示例性时序图。
附图5示出了根据本发明的实施例的在第二配置中具有时钟分布的连接器电路的互连结构。
附图6示出了根据本发明的实施例的在第三配置中具有时钟分布的连接器电路的互连结构。
附图7示出了根据本发明的实施例的具有连接器接口电路的互连结构的系统。
附图8示出了根据本发明的实施例的具有多站互连结构的系统。
附图9示出了根据本发明的实施例的具有配置成环的多站互连结构的系统。
附图10示出了根据本发明的实施例的具有交叉件和多个互连分支的互连结构的系统。
附图11示出了根据本发明的实施例的具有存储磁盘的冗余阵列的网络系统。
附图12示出了根据本发明的实施例的传送信号的方法。
实施例的说明
以下记载及附图举例说明了本发明的某些特定的实施例，其足够使本领域的技术人员能够实现本发明的实施例。其它的实施例可以结合结构上的、逻辑上的、电子的、程序上的，及其它变化。在附图中，任何单一视图中相似的特征或相似的数字描述了实际上相同的组件。这些例子仅仅代表了可能的变化。某些实施例的部分和特征可以被包括在内或被替换为其它的那些。各种实施例的范围是由附加的权利要求定义的，连同与被授权的这些权利要求相等的全部范围。
附图1示出了根据本发明的实施例的具有互连结构的系统。系统100包括具有多个连接器电路107、117、127和137的互连结构101，这些连接器电流串联耦合以形成多流水线级或流水线互连，以允许设备102和104相互传送数据。该数据包括在下游传送路径191上的下游消息DDN和在上游传送路径192上的上游消息DUP。
时钟生成器103生成了主时钟信号CLKMST。如附图1所示，CLKMST信号以不平行的方式被分布到连接器电路107、117、127和137。CLKMST进入连接器电路107、117、127和137之一，并通过连接器电路在时钟传播路径193上连续传播，以生成相互之间具有不同相位关系的多个不同的输入时钟信号CLK1、CLK2、CLK3和CLK4信号。每个连接器电路107、117、127和137根据由CLK1、CLK2、CLK3和CLK4信号之一提供的时序来传送DDN和DUP。
设备102和104中至少有一个包括集成电路。设备102和104的例子包括用于处理数据的核心处理电路、用于存储数据的存储电路例如缓冲存储电路、用于控制系统100和系统100外部的存储电路之间传送的数据的存储器控制电路。设备102和104的其它例子包括输入和输出电路，用于从系统100接收数据和发送数据到系统100。在某些实施例中，由设备102和104表示的输入和输出电路包括网络连接电路，以允许系统100与系统100所在的网络中的其它组件传送数据。在某些实施例中，系统100形成在单集成电路芯片上。在这些实施例中，两个连续连接器电路之间的距离(例如在附图1中的距离177)具有连接器距离值。在某些实施例中，连接器距离值是小于或等于2毫米。
在附图1表示的实施例中，数据包括数据信息、目的地标识(ID)地址信息和命令信息。数据信息指的是要被写到诸如设备102和104之一的组件的存储位置的数据或从其读取的数据。要被传送的数据信息与目的地ID相关。目的地ID指的是组件的物理位置，例如设备102和104之一的物理位置。地址信息指的是在组件中的存储位置，例如在设备102和104中的存储位置。命令信息指的是与一个或多个数据信息、目的地ID和地址信息相关联的命令。命令信息的例子包括状态信息、控制信息、请求信息和事务类型，例如读事务和写事务。
在附图1表示的实施例中，例如下游消息DDN或上游消息DUP的消息包括至少一个由数据表示的信息。因此，消息包括数据信息、目的地ID、地址信息和指令信息中的至少一个。在某些实施例中，数据信息、目的地ID、地址信息和命令信息各自包括一个位或多个位。因此，在某些实施例中，消息包括表示数据信息、目的地ID、地址信息和命令信息中的至少一个的多个位。在某些实施例中，位是由具有二进制1或二进制0的二进制值的信号表示的。
每个连接器电路107、117、127和137包括数据传送单元120和时钟单元130。每个时钟单元130接收CLK1、CLK2、CLK3和CLK4信号之一，并生成内部时钟信号CLK1INT、CLK2INT、CLK3INT和CLK4INT之一，来为数据传送单元120之一提供时序。
在某些实施例中，每个数据传送单元120包括至少一个存储电路元件，例如位于下游传送路径191和上游传送路径192中的每一个上的锁存器或触发器。在这些实施例中，在数据传送单元120中的存储电路元件各自根据多相位时钟信号CLK1、CLK2、CLK3和CLK4的时序存储和传送在下游传送路径191和上游传送路径192上的DDN和DUP。
在某些实施例中，每个时钟单元130包括至少一个缓冲器，来将CLKMST信号从一个时钟单元130传播到另一个时钟单元130，使得CLK1、CLK2、CLK3和CLK4信号的振幅和频率与CLKMST信号的相等。在某些实施例中，在CLK1、CLK2、CLK3和CLK4信号中存在不同的相位。
附图2示出了附图1的时钟信号的示范性的时序图。在附图2中，T0、T1、T2、T3和T4表示时间。在附图2的示范性的时序图中，CLK1、CLK2、CLK3和CLK4信号不同步。CLK1、CLK2、CLK3和CLK4信号相互间相位不同，使得在CLK1、CLK2、CLK3和CLK4信号的任意两个之间存在相位差。D1、D2、D3和D4各自表示在两个时钟信号之间的相位差(时序差)。例如，相位差D1存在于CLK1和CLK2信号之间；以及相位差D2存在于CLK1和CLK3信号之间。
如附图2所示，由于CLK1、CLK2、CLK3和CLK4信号具有多相位差，CLK1、CLK2、CLK3和CLK4信号可以被称作多相位时钟信号。在附图1中，由于多相位时钟信号CLK1、CLK2、CLK3和CLK4在时钟传播路径193上传播，在时钟传播路径193上的CLK1、CLK2、CLK3和CLK4的分布可以被称作多相或多相位时钟分布。如附图1所论述的，连接器电路107、117、127和137的数据传送单元120各自基于在时钟传播路径193上的CLK1、CLK2、CLK3和CLK4信号的时序传送DDN和DUP。由于CLK1、CLK2、CLK3和CLK4信号的分布被称作多相位时钟分布，连接器电路107、117、127和137的数据传送单元120各自基于多相位时钟分布传送数据。
在系统100的多相位时钟分布技术中，由于具有多个相位的CLK1、CLK2、CLK3和CLK4信号以非同步形式被分布到连接器电路107、117、127和137，CLK1、CLK2、CLK3和CLK4信号的时钟时序收敛在连接器电路107、117、127和137处局部地发生，或者是自闭的。因此，在系统100中的时钟分布中的全局时序收敛可以被消除，导致电源的电压减少。
此外，在CLK1、CLK2、CLK3和CLK4信号中的异相关系可以减少附图1所示系统100的互连结构中的电源噪音和电磁干扰(EMI)。
在某些实施例中，CLKMST、CLK1、CLK2、CLK3和CLK4信号具有至少两千兆赫(2×109赫兹)的频率。在这些实施例中，在附图1中的DDN和DUP消息各自以至少每秒两千兆位(每秒2×109位)的速度被传送在系统100中的单导线上。在某些实施例中，DDN和DUP消息各自以至少CLKMST信号频率的两倍的速度被传送。在某些实施例中，多数据传送发生在CLKMST信号的每个时钟周期。例如，当CLKMST信号具有两千兆赫的频率时，DDN和DUP消息各自可以以每秒四千兆位(每秒4×109位)的速度被传送。
附图3示出了根据本发明的实施例的在第一配置中的具有时钟分布的连接器电路的互连结构。互连结构301包括连接器电路307和317。在某些实施例中，连接器电路307和317形成了诸如附图1的互连结构101之类的互连结构的至少一部分。在这些实施例中，连接器电路307和317对应于附图1的两个连接器电路107、117、127和137中的两个。在其它实施例中，连接器电路307和317之一或两者的多个副本被串联连接以形成诸如附图1的互连结构101之类的互连结构。
在附图3中，连接器电路307和317被串联连接以传送在下游传送路径391上的下游消息DDN和在上游传送路径392上的上游消息DUP。在时钟传播路径393上的输入时钟信号CLK1、CLK2和CLK3提供了DDN和DUP的传送的时序。在连接器电路307和317形成互连结构101的一部分实施例中，下游传送路径391对应于附图1的下游传送路径191的一部分；上游传送路径392对应于附图1的上游传送路径192的一部分；时钟传播路径393是附图1的时钟传播路径193的一部分。
在附图3中，连接器电路307包括数据传送单元320和时钟单元330。数据传送单元320将DDN从数据节点371传送到数据节点372，并将DUP从数据节点382传送到数据节点383。时钟单元330接收输入时钟信号CLK1，并生成内部时钟信号CLK1INT和输入时钟信号CLK2两者。数据传送单元320响应CLK1INT信号来传送DDN和DUP。
数据传送单元320包括下游数据路径321和上游数据路径322。下游和上游数据路径321和322的结合形成了连接器电路307的双向数据路径，以允许DDN从数据节点371到数据节点372和DUP从数据节点382到数据节点383的的同时传送。
下游数据路径321包括用于从数据节点371接收DDN的下游接收器323、用于将DDN传送到数据节点372的下游发送器325、以及用于控制从接收器323到发送器325的DDN传送的控制部分327。在附图3表示的实施例中，下游数据路径321进一步包括耦合到发送器325的输出节点的延迟元件329，以提供时钟延迟来允许DDN由连接器电路317正确地接收。在某些实施例中，由329提供的时间延迟被结合到发送器325的时序电路元件中，这样可以忽略延迟元件329。
在某些实施例中，接收器323包括响应于CLK1INT信号的锁存器，以接收并保存从数据节点371提供的DDN值。在其它实施例中，接收器323包括响应于CLK1INT信号的触发器，以接收并保存从数据节点371提供的DDN值。在某些其它的实施例中，接收器323包括非存储电路元件，使得从数据节点371提供的DDN值的保存由发送器325来执行。
在某些实施例中，发送器325包括响应于CLK1INT信号的锁存器，以保存由接收器323提供的值DDN，并传送DDN到数据节点372。在其它实施例中，发送器325包括响应于CLK1INT信号的触发器，以保存由接收器323提供的值DDN，并传送DDN到数据节点372。在某些其它实施例中，发送器325包括非存储电路元件，使得从数据节点371提供的DDN值的保存由接收器323执行。
在某些实施例中，控制部分327包括电路元件，用以执行逻辑功能、路由功能或者逻辑和路由两种功能。
在附图3表示的实施例中，诸如接收器323、控制部分327和发送器325的电路块的配置表示示范性的配置。本领域的那些技术人员会认识到互连结构301的电路块的其它配置也是可能的。
上游数据路径322包括用于从数据节点382接收DUP的上游接收器324、用于将DUP传送到数据节点383的上游发送器326，以及用于控制从接收器324到发送器326的DUP的传送的控制部分328。在某些实施例中，接收器324包括响应于CLK1INT信号的锁存器，以从数据节点382接收DUP。在其它实施例中，接收器324包括响应于CLK1INT信号的触发器，以从数据节点382接收DUP。在某些实施例中，发送器326包括响应于CLK1INT信号的锁存器，以传送DUP到数据节点383。在其它实施例中，发送器326包括响应于CLK1INT信号的触发器，以传送DUP到数据节点383。在某些实施例中，控制部分328包括电路元件来执行逻辑功能、路由功能或者逻辑和路由两种功能。
那些技术人员会认识到，由接收器323和324、控制部分327和328，以及发送器325和326指示的电路块的接收器、控制和发送器功能表示了由这些电路块表示的下层电路的功能上的配置。因此，其它等价功能配置也可以被表示。例如，由接收器323和324、控制部分327和328，以及发送器325和326指示的电路块可以被结合进较少的电路块，以执行与接收器323和324、控制部分327和328，以及发送器325和326的等价的功能。
时钟单元330包括多个缓冲器334、335和336。时钟单元330通过由缓冲器334和335形成的时钟路径331传播CLK1信号，以提供CLK2信号。时钟单元330同样通过由缓冲器334和336形成的时钟路径332传播CLK1信号，以提供CLK1INT。
在连接器电路307和317形成诸如附图1的互连结构101之类的互连结构的至少一部分的实施例中，附图3的CLK1信号是由例如附图1的时钟生成器103的时钟生成器提供的。实施例存在于连接器电路307和317形成诸如附图1的互连结构101的具有多流水线级的互连结构的中间部分。在这些实施例中，附图3的CLK1信号是由互连结构的在前流水线级提供的。
连接器电路317包括与连接器电路307相似的电路元件和功能。连接器电路317包括数据传送单元340和时钟单元350。数据传送单元340将DDN从数据节点372传送到数据节点373，并将DUP从数据节点381传送到数据节点382。时钟单元350接收CLK2信号，并生成内部时钟信号CLK2INT和输入时钟信号CLK3。数据传送单元340响应于CLK2INT信号来传送DDN和DUP。在连接器电路307和317形成诸如附图1的互连结构101的具有多流水线级的互连结构的至少一部分的实施例中，CLK3信号被提供给互连结构的在后流水线级。
数据传送单元340包括下游数据路径341和上游数据路径342。下游和上游数据路径341和342的组合形成了连接器电路307的双向数据路径，以允许DDN从数据节点372到数据节点373和DUP从数据节点381到数据节点382的的同时传送。下游数据路径341包括用于从数据节点372接收DDN的下游接收器343、用于将DDN传送到数据节点373的下游发送器345，以及用于控制从接收器343到发送器345的DDN的传送的控制部分347。上游数据路径342包括用于从数据节点381接收DUP的上游接收器344、用于将DUP传送到数据节点382的上游发送器346，以及用于控制从接收器344到发送器346的DUP传送的控制部分348。在某些实施例中，每个接收器和每个发送器(343、344、345和346)都包括锁存器或触发器，它们响应于CLK2INT信号来传送DDN和DUP。在某些实施例中，每个控制部分347和348包括电路元件，用以执行逻辑功能、路由功能或者逻辑和路由两种功能。
与连接器电路307的数据传送单元320相似，在某些实施例中，接收器343和发送器345的诸单元之一可以包括非存储电路元件，使得从数据节点372提供的DDN值的保存由其他单元执行。在某些实施例中，接收器344和发送器346的诸单元之一可以包括非存储电路元件，使得从数据节点381提供的DUP值的保存由其它单元执行。同样与连接器电路307相似，那些技术人员会认识到，由接收器343和344、控制部分347和348，以及发送器345和346指示的电路块的接收器、控制和发送器功能表示由这些电路块表示的下层电路的功能配置。
连接器电路317的时钟单元350包括多个缓冲器354、355和356。时钟单元350通过由缓冲器354和355形成的时钟路径351传播CLK2信号，以提供CLK3信号。时钟单元350同样通过由缓冲器354和356形成的时钟路径352传播CLK2信号，以提供CLK2INT。
连接器电路317的下游数据路径341进一步包括耦合到发送器345的输出节点的延迟元件349。在连接器电路307和317形成具有多流水线级的互连结构的至少一部分的实施例中，例如附图1的互连结构101，延迟元件349允许DDN被互连结构的在后流水线级正确地接收。与在连接器电路307中的延迟元件329相似，在某些实施例中，由349提供的时间延迟被结合进发送器345的电路元件的时序，使得可以忽略延迟元件349。
连接器电路307的延迟元件349与连接器电路317的延迟元件329的目的地相似。如附图3所示，连接器电路317的接收器343使用CLK2INT信号来接收DDN，且连接器电路307的发送器325使用CLK1INT信号来发送DDN到接收器343。由于CLK1INT和CLK2INT信号具有不同的相位，由连接器电路307的延迟元件329提供的时间延迟有助于避免在DDN和CLK2INT之间的竞态状态的发生。在某些实施例中，设置了延迟元件329的时间延迟，使得在DDN和CLK2INT之间的时序关系满足在将DDN从发送器325传送到接收器343期间连接器电路317的接收器343的保持时间。
此外，在某些实施例中，其中连接器电路307和317在某个特定的接近度，每个连接器电路307和317可以同样包括与延迟元件329相似的延迟元件，以提供在每个发送器326和346的输出节点上的时间延迟，来允许DUP在上游传送路径392上被正确地传送。
在连接器电路307和317形成诸如附图1的互连结构101之类的互连结构的至少一部分的实施例中，可以选择在连接器电路之间的传送线或导线的长度，使得在连接器电路中的至少一个或全部延迟元件——例如延迟元件329和349可以被省略。例如，可以匹配在连接器电路之间的传送线的长度以提高在连接器电路中的数据传送，使得在连接器电路中的至少一个或所有诸如延迟元件329和349之类的延迟元件可以被省略。
如附图3所示，为了生成CLK1INT和CLK2INT信号，CLK1信号传播在具有不同数量的缓冲器的两个不同的时钟路径上。第一时钟路径包括缓冲器334和336；第二时钟路径包括缓冲器334、335、354和356。由于CLK1INT和CLK2INT信号通过使相同的时钟信号CLK1传播通过不同数量的缓冲器而生成，CLK1INT和CLK2INT信号具有与CLK1信号相关的不同相位。在某些实施例中，CLK1INT和CLK2INT信号相互间相位不同。
CLK2和CLK3信号同样具有不同的相位，因为CLK2和CLK3信号由通过不同数量的缓冲器传播相同的时钟信号(CLK1)而生成的。CLK1信号通过缓冲器334、335传播来生成CLK2信号，且通过缓冲器334、335、354和355传播来生成CLK3信号。因此，在附图3中，连接器电路307和317使用具有不同相位的时钟信号来传送数据。
在附图3表示的实施例中，每个时钟单元330和350包括例如三个缓冲器。那些技术人员会认识到，缓冲器334、335、336、354、355和356被例示，以补偿性能损耗、信号损耗和典型地与集成电路相关联的信号耦合磁化率，特别是当使用长信号距离(金属路由)时。因此，在某些实施例中，可以省略一些或全部缓冲器。例如，在某些实施例中，CLK1、CLK2和CLK3信号可以被允许在连接器电路307和317中的导线上沿时钟传播路径393的方向不衰弱地连续传播，且可以具有允许的相位差(或相位偏移)。
附图4示出了附图3的时钟信号的示范性的时序图。如附图4中所示，CLK1、CLK2和CLK3信号相互间相位不同，使得在CLK1、CLK2和CLK3信号中存在时序差或相位差。D4和D5表示在CLK1、CLK2和CLK3信号之间的相位差。D6和D7表示在CLK1、CLK1INT和CLK2INT信号之间的相位差。
附图5示出了根据本发明的实施例的在第二配置中的具有时钟分布的连接器电路的互连结构。互连结构501包括连接器电路507和517。在某些实施例中，连接器电路507和517形成了诸如附图1的互连结构101的互连结构的至少一部分。在这些实施例中，连接器电路507和517对应于附图1的连接器电路107、117、127和137中的两个。在其它的实施例中，连接器电路507和517之一或两者的多个副本以串联形式被连接，以形成互连结构，例如附图1的互连结构101。
连接器电路507和517将不同的时钟信号用于在每个连接器电路中的接收器和发送器的不同组合。
在连接器电路507中，接收器523、524和发送器526使用CLK1INT信号传送DDN和DUP，该CLK1INT信号由CLK1信号生成，而发送器525使用不同的输入时钟信号传送DDN。发送器525使用输入时钟信号CLK6，其由具有CLK2信号的时钟路径生成。
在连接器电路517中，接收器543、544和发送器546使用CLK2INT信号传送DDN和DUP，该CLK2INT信号由CLK2信号生成，而发送器545使用不同的输入时钟信号传送DDN。发送器545使用输入时钟信号CLK5。在连接器电路507和517形成了具有多流水线级的互连结构的至少一部分的实施例中，例如附图1的互连结构101，CLK5信号由在后流水线级提供，与将输入时钟信号CLK7提供给互连结构的在前流水线级的连接器电路507相似。
附图6示出了根据本发明的实施例的在第三配置中的具有时钟分布的连接器电路的互连结构。互连结构601包括连接器电路607和617。在某些实施例中，连接器电路607和617形成了诸如附图1的互连结构101之类的互连结构的一部分。在这些实施例中，连接器电路607和617对应于附图1的连接器电路107、117、127和137中的两个。在其它实施例中，连接器电路607和617之一或两者的多个副本以串联的形式连接，以形成诸如附图1的互连结构101的互连结构。
连接器电路607和617将不同的时钟信号用于每个连接器电路中的接收器和发送器的不同组合。
在连接器电路607中，发送器625、626和接收器623使用CLK1INT信号传送DDN和DUP，该CLK1INT信号由CLK1信号生成，而接收器624使用不同的输入时钟信号传送DUP。接收器624使用输入时钟信号CLK6，其由具有CLK2信号的时钟路径生成。
在连接器电路617中，发送器645、646和接收器643使用CLK2INT信号传送DDN和DUP，该CLK2INT信号由CLK2信号生成，而接收器644使用不同的输入时钟信号传送DUP。接收器644使用输入时钟信号CLK5。在连接器电路607和617形成了具有多流水线级的互连结构的至少一部分的实施例中，例如附图1的互连结构101，CLK5信号由在后流水线级提供，与将CLK7信号提供给互连结构的在前流水线级的连接器电路607相似。
在附图6中，延迟元件629和679允许DDN和DUP在连接器电路607和617之间被正确地传送。当连接器电路607和617被用作互连结构的一部分时，延迟元件649和659允许DDN和DUP在连接器电路607和617与互连结构的其它流水线级之间被正确地传送。
附图7示出了根据本发明的实施例的具有连接器接口电路的互连结构的系统。系统700包括具有多个连接器电路707和737的互连结构701，以允许设备702和704相互传送数据。在设备702和704之间传送的数据被表示为DDN和DUP。连接器电路707和737根据输入时钟信号CLK1和CLK4传送DDN和DUP。时钟生成器703生成主时钟信号CLKMST。CLK1和CLK4信号由至少相似于附图1到附图6所描述的分布技术的分布技术生成。例如，在附图7中的CLK1和CLK4信号通过使CLKMST信号传播通过连接器电路707和737而生成。
互连结构701还包括耦合在设备702和连接器电路707之间的连接器接口电路772以及耦合在设备704和连接器电路737之间的连接器接口电路774。
每个连接器接口电路772和774包括接收器(RX)764、接收单元(RECV)766、发送单元(TRANS)763和发送器(TX)765。在某些实施例中，接收器764和发送器765各自包括响应于CLKSYS2或CLKSYS4信号的锁存器或触发器，以在具有互连结构701的连接器接口电路772或774之间传送数据。在某些实施例中，接收单元766和发送单元763各自包括先入先出(FIFO)寄存器。在这些实施例中，在接收单元766和发送单元763中的FIFO寄存器允许连接器接口电路772和774调节设备702和704的状态，以增强在每个设备702和704和互连结构701之间的数据传送。例如，接收单元766和发送单元763的FIFO寄存器可以承受设备702和704的可变的等待周期和可变的吞吐量状态，以避免在每个设备702和704和互连结构701之间的数据传送的阻塞。
每个连接器接口电路772和774可以进一步包括控制器768，以控制在连接器接口电路中的操作和存储与互连结构701的状态相关的例如统计信息、状态信息和通信信息的信息。
每个连接器接口电路772和774可以进一步包括时钟单元769来生成时钟信号。连接器接口电路772的时钟单元769根据时钟信号CLKSYS2生成时钟信号CK2。连接器接口电路774的时钟单元769根据时钟信号CLKSYS4生成时钟信号CK4。在某些实施例中，CLKSYS2和CLKSYS4由时钟生成器703提供。在其它实施例中，CLKSYS2和CLKSYS4由源外部系统700提供。
在某些实施例中，时钟单元769包括诸如分频器、倍频器、锁相环(PLL)电路或延迟锁定回路(DLL)电路之类的电路，以修改CLKSYS3和CLKSYS4信号的频率，来允许CK2和CLKSYS2具有不同的频率，并允许CK4和CLKSYS4信号具有不同的频率。
在某些实施例中，CK2和CK4信号各自具有与CLKMST、CLK1和CLK4信号的频率不同的频率，使得设备(702和704)和互连结构701的连接器电路(707和737)以不相等的传送率传送数据。
在附图7表示的实施例中，互连结构701包括例如两个连接器电路。在某些实施例中，互连结构701包括不同数量的连接器电路。连接器电路707和737的实施例包括附图1到附图6所述的至少一个实施例。
附图8示出了根据本发明的实施例的具有多站互连结构的系统。系统800包括具有多个连接器电路807的互连结构801；连接器电路形成了多站流水线互连，以允许设备802相互传送数据。在附图8中，数据由DDN和DUP表示。
连接器电路807包括附图1到附图7所述的连接器电路的实施例。每个连接器电路807包括用于传送DDN和DUP的数据传送单元820以及时钟单元830，该时钟单元830基于输入时钟信号CLK1、CLK2、CLK3和CLK4之一提供DDN和DUP的传送的时序。时钟生成器803生成主时钟信号CLKMST。互连结构801基于例如附图1到附图7所述的多相位时钟分布技术的时钟分布技术使用CLKMST生成CLK1、CLK2、CLK3和CLK4信号。例如，在附图8中，互连结构801通过时钟单元830连续传播主时钟信号CLKMST，以在每个连接器电路807上生成不同的输入信号。
在系统800中的多相位分布技术允许连接器电路807和设备802基于具有不同相位的输入时钟信号在连接器电路和连接器电路之间，或者在连接器电路或设备之间独立地传送数据。在附图8中，在每个连接器电路807上的输入时钟信号(CLK1、CLK2、CLK3和CLK4信号之一)还可以以与被用作在诸如附图3的连接器电路307和317的两个连接器电路之间传送数据的时序信号的输入时钟信号相似的方式，被用作在连接器电路807和设备802之间的接口上的数据传送的时序信号。在某些实施例中，在每个连接器电路807上的输入时钟信号可以被用于局部生成在连接器电路上的多时钟信号，用于在连接器电路807和设备802之间的接口上的数据的传送和在连接器电路之间的数据的传送。在某些这样的实施例中，在每个连接器电路807上局部生成的多连接器时钟信号可以相互间相位不同。
附图9示出了根据本发明的实施例的具有配置为环的多站互连结构的系统。系统900包括具有多个连接器电路907的互连结构901；连接器电路形成了多站流水线互连，以允许设备902相互传送数据。在附图9中，数据被表示为在双向传送路径上的标记“D”。为了简单，附图9的系统900中的双向传送路径被示为单线。
连接器电路907被配置成环结构，以形成环互连或环总线。连接器电路907包括附图1到附图8所述的连接器电路的实施例。每个连接器电路907包括用于传送DDN和DUP的数据传送单元920以及时钟单元930，该时钟单元930基于输入时钟信号CLK1、CLK2、CLK3、CLK4、CLK5和CLK6信号之一提供DDN和DUP的传送的时序。时钟生成器903生成主时钟信号CLKMST。互连结构901基于例如附图1到附图8所述的多相位时钟分布技术的时钟分布技术使用CLKMST来生成CLK1、CLK2、CLK3、CLK4、CLK5和CLK6信号。例如，互连结构901在连接器电路907之一上接收CLKMST信号，并使CLKMST信号通过时钟单元930连续传播，以生成CLK1、CLK2、CLK3、CLK4、CLK5和CLK6信号。
与附图8的系统800相似，在系统900中的多相位分布技术允许连接器电路907和设备902基于具有不同相位的输入时钟信号在连接器电路和连接器电路之间，或者在连接器电路和设备之间独立地传送数据。在附图9中，在每个连接器电路907上的输入时钟信号(CLK1、CLK2、CLK3、CLK4、CLK5和CLK6信号之一)还可以以与被用作在诸如附图3的连接器电路307和317之类的两个连接器电路之间传送数据的时序信号的输入时钟信号相似的方式，被用作在连接器电路907和设备902之间的接口上的数据传送的时序信号。在某些实施例中，在每个连接器电路907上的输入时钟信号可以被用于局部生成在连接器电路上的多时钟信号，用于在连接器电路907和设备902之间的接口上的数据的传送和在连接器电路之间的数据的传送。在某些这样的实施例中，在每个连接器电路907上局部生成的多连接器时钟信号可以相互间相位不同。
附图10示出了根据本发明的实施例的具有交叉件和多互连分支的互连结构的系统。在系统1000中，互连结构包括交叉件1005和多个互连分支1010、1020、1030和1040，以允许多个设备1002在相互之间传送数据。为了简单，附图10省略了数据的标志和数据的相关传送线。如在附图10中所示，至少一个互连分支1010、1020、1030和1040形成了多站流水线互连，使得两个以上的设备被允许在多站流水线互连上相互之间传送数据。例如，互连分支1020形成了多站流水线互连，以允许四个设备1002来在互连分支1020上相互之间传送数据。交叉件1005和互连分支1010、1020、1030和1040的配置可以被称为分形或星形布置或配置。
每个互连分支1010、1020、1030和1040包括以串联连接的一组连接器电路1007，以允许设备1002的组相互传送数据。连接器电路1007的实施例包括附图1到附图9所示的至少一个实施例。
交叉件1005允许在一个互连分支中的一组设备1002与在另外一个互连分支中的另外一组设备1002传送数据。每个互连分支1010、1020、1030和1040基于由交叉件1005提供的交叉件时钟信号CLK1、CLK5、CLK8和CLK11之一生成不同组的输入时钟信号。
在附图10中，时钟生成器1003生成了主时钟信号CLKMST。交叉件接收CLKMST信号并提供交叉件时钟信号CLK1、CLK5、CLK8和CLK11。在某些实施例中，CLK1、CLK5、CLK8和CLK11信号各自是CLKMST信号的副本。
每个互连分支1010、1020、1030和1040使用CLK1、CLK5、CLK8和CLK11信号之一来在互连分支中生成输入时钟信号。在某些实施例中，每个互连分支1010、1020、1030和1040使用例如附图1到附图9所示的多相位时钟分布技术的时钟分布技术，以在互连分支中生成一组输入时钟信号。
例如，互连分支1020使CLK1连续地传播穿过互连分支1020内的连接器电路1007，以生成输入时钟信号CLK2、CLK3和CLK4。互连分支1030使CLK5信号连续地传播穿过互连分支1030的连接器电路1007，以生成输入时钟信号CLK6和CLK7。互连分支1040使CLK8信号连续地传播穿过互连分支1040的连接器电路1007，以生成输入时钟信号CLK9和CLK10信号。互连分支1010使CLK11信号连续地传播过互连分支1010的连接器电路1007，以生成输入时钟信号CLK12。
在系统1000中的多相位分布技术允许连接器电路1007、设备1002和交叉件1005基于具有不同相位的输入时钟信号在相互之间独立地传送数据。在附图10中，在每个互连分支1010、1020、1030和1040的每个连接器电路1007上的输入时钟信号还可以以与被用作在诸如附图3的连接器电路307和317的两个连接器电路之间传送数据的时序信号的输入时钟信号相似的方式，被用作在连接器电路1007和设备1002之间，或者在连接器电路1007和交叉件1005之间的接口上的数据的传送的时序信号。在某些实施例中，在每个互连分支1010、1020、1030和1040的每个连接器电路1007上的输入时钟信号可以被用于局部生成在连接器电路上的多时钟信号，用于在连接器电路1007和设备1002之间的接口上的数据的传送、在连接器电路之间的数据的传送和在连接器电路和交叉件1005之间的数据的传送。在某些这样的实施例中，在每个连接器电路1007上局部生成的多连接器时钟信号可以相互间相位不同。
附图11示出了根据本发明的实施例的具有存储磁盘的冗余阵列的网络系统。网络系统1100包括集成电路芯片1199、存储设备1150、控制器1160和存储单元1170。在某些实施例中，网络系统1100形成了存储区域网络的至少一部分，其中控制器1160包括计算机或者服务器。
集成电路芯片1199通过互连1180耦合至控制器1160和存储单元1170，以与控制器1160和存储单元1170两者交换数据。
在某些实施例中，互连1180是多站互连。
在其它实施例中，集成电路芯片1199可以经由点对点的互连耦合到另外一个电路芯片，而不是经由例如附图11的多站互连1180的多站互连。
存储设备1150包括用于存储数据的介质。在某些实施例中，存储设备1150包括动态随机存取存储器。在其它实施例中，存储设备1150包括闪存。在某些其它的实施例中，存储设备1150包括动态随机存取存储器和闪存的组合。
存储单元1170包括多个磁盘1174来存储在包括集成电路芯片1199的网络系统1100中使用的数据。
在某些实施例中，磁盘1174被配置为独立磁盘冗余阵列(RAID)，来存储在包括集成电路芯片1199的网络系统1100中使用的数据。
在其它实施例中，磁盘1174被配置为所谓的“简单磁盘聚束”(或JBOD)配置，来存储在包括集成电路芯片1199的网络系统1100中使用的数据。
在某些其它的实施例中，存储单元1174包括仅仅一个单磁盘，代替多磁盘1174。
集成电路芯片1199包括电路管芯1104和在电路管芯1104上形成的系统1111。在某些实施例中，电路管芯1104包括例如硅的半导体材料。系统1111包括附图1到附图10所示的至少一个系统。因此，在某些实施例中，通过附图10，系统1111包括至少与附图1到附图10所示的互连结构相似的具有电路结构的互连结构，功能，以及时钟分布技术的互连结构。例如，在附图11中，系统1111包括具有连接器电路1107的互连结构1101，以基于不同输入时钟信号CLK1、CLK2、CLK3和CLK4在设备1102中传送数据，这些时钟信号以至少与附图1到附图10所示的分布技术相似的分布技术生成。
附图12示出了根据本发明的实施例的传送信号的方法。在某些实施例中，方法1200被用在附图1到附图11所示的系统和电路中。在附图12中，方法1200通过在系统中的互连结构在多个设备中传送信号。在方法1200中的互连结构包括多个形成流水线互连的串联连接的连接器电路，以传送信号。该信号表示数据和时钟信号。每个连接器电路使用不同的输入时钟信号来传送数据。在某些实施例中，在方法1200中的连接器电路包括附图1到附图10所示的连接器电路的实施例；且由连接器电路的每个连接器电路使用的输入信号时钟是基于至少与附图1到附图11所示的分布技术相似的分布技术通过使时钟信号连续传播过连接器电路而生成的。
在方法1200中，框1210使输入时钟信号传播通过第一数量的缓冲器以生成第一内部时钟信号。第一数量的缓冲器位于互连结构的多个连接器电路的第一连接器电路中。输入时钟信号和第一内部时钟信号不是同步的，使得在输入时钟信号和第一内部时钟信号之间存在相位差。
框1220使输入时钟信号传播过第二数量的缓冲器以生成第二内部时钟信号。第二数量的缓冲器的至少一部分立于与框1210所述的第一连接器电路串联连接的第二连接器电路中。在某些实施例中，第一数量的缓冲器和第二数量的缓冲器共享缓冲器的数量。输入时钟信号和第二内部时钟信号不是同步的，使得在输入时钟信号和第二内部时钟信号之间存在相位差。此外，缓冲器的第一数量和缓冲器的第二数量是不相等的。因此，第一和第二内部时钟信号是不同步的。
框1230基于第一内部时钟信号的时序将消息从第一数据节点传送至第二数据节点。该消息表示诸如数据信息、目的地信息、地址信息和命令信息之类的数据的至少一部分。在框1230中，第一连接器电路使用第一内部时钟信号来将消息从第一数据节点传送到第二数据节点。
框1240基于第二内部时钟信号的时序将消息从第二数据节点传送到第三数据节点。在这个框中，第二连接器电路使用第二内部时钟信号来将消息从第二数据节点传送到第三数据节点。第一、第二和第三数据节点位于在互连结构的数据传送路径上，例如附图3的在传送路径391上的数据节点371、372和373，或者在传送路径392上的数据节点381、382和383。在方法1200中，消息随后被传送到耦合至互连结构的设备。
例如，方法1200使输入时钟信号连续传播通过两个连接器电路，以生成两个不同的内部时钟信号。实施例存在于在方法1200中使用的互连结构包括两个以上的串联连接器电路的情形中。在这些实施例中，方法1200使输入时钟信号连续传播通过两个以上的连接器电路，以生成两个以上不同的内部时钟信号。
由附图1到附图12表示的实施例的以上描述是说明性的，并不是限制的。对于本领域的那些技术人员而言，通过阅读和理解以上描述，许多其它的实施例会是很明显的。因此，各种实施例的范围是由附加的权利要求连同与被授权的这些权利要求相等的全部范围确定的。

Claims (23)

1、一种互连设备，包括：
第一时钟路径，包括第一缓冲器和与第一缓冲器串联耦合的第二缓冲器，以传播输入时钟信号，来提供第一内部时钟信号；
第二时钟路径，包括多个缓冲器，以传播所述输入时钟信号，来提供第二内部时钟信号，其中第二时钟路径所具有的缓冲器比第一时钟路径所具有的缓冲器多至少一个并且第一时钟路径的第一和第二缓冲器之一与第二时钟路径的至少一个缓冲器串联耦合；
第一数据传送单元，其响应第一内部时钟信号，以从第一数据节点向第二数据节点传送消息；
第二数据传送单元，其响应第二内部时钟信号，以从第二数据节点向第三数据节点传送所述消息。
2、如权利要求1的互连设备，其特征在于第一数据传送单元包括响应第一内部时钟信号的接收器来从第一数据节点接收所述消息，以及响应第一内部时钟信号的发送器来从接收器接收所述消息，以将所述消息传送到第二数据节点，并且其中第二数据传送单元包括响应第二内部时钟信号的接收器来从第二数据节点接收所述消息，以及响应第二内部时钟信号的发送器来从第二数据传送单元的接收器接收所述消息以将所述消息传送到第三数据节点。
3、如权利要求2的互连设备，其特征在于第一数据传送单元的接收器和发送器各自包括响应第一内部时钟信号的锁存器，以在第一数据节点和第二数据节点之间传送所述消息，其中第二数据传送单元的接收器和发送器各自包括响应第二内部时钟信号的锁存器，以在第二数据节点和第三数据节点之间传送所述消息。
4、如权利要求3的互连设备，其特征在于第一数据传送单元进一步包括耦合在第一数据传送单元的发送器的锁存器和第二数据传送单元的接收器的锁存器之间的延迟元件。
5、如权利要求1的互连设备，其特征在于，进一步包括：
第三时钟路径，包括多个缓冲器，以传播所述输入时钟信号，来提供第三内部时钟信号；以及
第三数据传送单元，其响应第三内部时钟信号，以在第三数据节点和第四数据节点之间传送所述消息，其中在第三时钟路径中的缓冲器的数量不等于在第二时钟路径中的缓冲器的数量。
6、一种互连设备，包括：
第一连接器电路，包括时钟单元和数据传送单元，该时钟单元包括多个第一缓冲器来传播第一时钟信号以生成第二时钟信号，而所述数据传送单元包括下游数据路径，来根据第一时钟信号从第一数据节点向第二数据节点传送下游消息；
第二连接器电路，包括时钟单元和数据传送单元，该时钟单元包括与第一缓冲器串联耦合的多个第二缓冲器来传播第二时钟信号以生成第三时钟信号，而所述数据传送单元包括下游数据路径，来根据第二时钟信号从第二数据节点向第三数据节点传送所述下游消息；
第三连接器电路，包括时钟单元和数据传送单元，该时钟单元包括与第二缓冲器串联耦合的多个第三缓冲器来传播第三时钟信号，而所述数据传送单元包括下游数据路径，来根据第三时钟信号从第三数据节点向第四数据节点传送所述下游消息。
7、如权利要求6的互连设备，其特征在于第一缓冲器的数量、第二缓冲器的数量和第三缓冲器的数量是相等的。
8、如权利要求6的互连设备，其特征在于第一、第二和第三连接器电路各自的数据传送单元进一步包括上游数据路径，来传送上游消息。
9、如权利要求8的互连设备，其特征在于第一、第二和第三连接器电路各自的下游数据路径包括接收器、发送器和控制部分，以在接收器和发送器之间传递所述下游消息，其中第一、第二和第三连接器电路各自的上游数据路径包括接收器、发送器和控制部分，以在上游数据路径的接收器和发送器之间传递所述上游消息。
10、如权利要求9的互连设备，其特征在于第一、第二和第三连接器电路各自的下游数据路径的接收器和发送器各自包括触发器来根据第一、第二和第三时钟信号之一传送所述下游消息，并且其中第一、第二和第三连接器电路各自的上游数据路径的接收器和发送器各自包括触发器来根据第一、第二和第三时钟信号之一传送所述上游消息。
11、如权利要求9的互连设备，其特征在于第一连接器电路的上游数据路径的接收器和发送器各自包括触发器来根据第一时钟信号传送所述上游消息，其中第一连接器电路的下游数据路径的接收器包括触发器来根据第一时钟信号传送所述下游消息，并且其中第一连接器电路的下游数据路径的发送器包括触发器来根据第二时钟信号传送所述下游消息。
12、如权利要求9的互连设备，其特征在于第一连接器电路的下游数据路径的接收器和发送器各自包括锁存器来根据第一时钟信号传送所述下游消息，其中第一连接器电路的上游数据路径的发送器包括锁存器来根据第一时钟信号传送所述上游消息，并且其中第一连接器电路的上游数据路径的接收器包括锁存器来根据第二时钟信号传送所述上游消息。
13、如权利要求6的互连设备，其特征在于，进一步包括耦合到第一连接器电路和一设备的连接器接口电路，用于在所述第一连接器电路和所述设备之间传送数据，其中连接器接口电路包括时钟单元来为所述设备提供具有与第一时钟信号的频率不相等的频率的时钟信号，以允许所述设备以与在第一连接器电路中传送数据的传送速率不相等的传送速率来传送数据。
14、如权利要求6的互连设备，其特征在于在第一和第二连接器电路之间的距离小于两毫米，并且其中在第二和第三连接器电路之间的距离小于两毫米。
15、一种用于时钟分布的系统，包括：
互连，以与多个磁盘传送数据；以及
耦合到所述互连的集成电路芯片，以与多个磁盘传送数据，该集成电路芯片包括：
多个设备；
时钟生成器，以生成主时钟信号；以及
互连结构，以在所述设备之间传送数据，该互连结构包括多个连接器电路，每个连接器电路包括用于传送数据的数据传送单元，时钟单元，用于根据在多个输入时钟信号中的输入时钟信号提供在数据传送单元中传送数据的时序，其中来自每个连接器电路的时钟单元的组合形成了时钟传播路径，以通过时钟传播路径连续地传播所述主时钟信号，以提供所述多个输入时钟信号，所述多个输入时钟信号包括第一输入时钟信号和第二输入时钟信号，所述多个连接器电路中的第一连接器电路的数据传送单元响应于第一输入时钟信号以从第一数据节点向第二数据节点传送所述数据，所述多个连接器电路中的第二连接器电路的数据传送单元响应于第二输入时钟信号以从第二数据节点向第三数据节点传送所述数据，其中每个连接器电路的时钟单元包括至少一个位于所述时钟传播路径上的缓冲器并且传播第一输入时钟信号的所述时钟传播路径上的至少一个缓冲器与传播第二输入时钟信号的所述时钟传播路径上的至少一个缓冲器串联耦合，其中第一输入时钟信号和所述主时钟信号具有第一相位差，而第二输入时钟信号和所述主时钟具有第二相位差，并且第二相位差大于第一相位差。
16、如权利要求15的系统，其特征在于第一连接器电路的时钟单元包括具有第一数量的缓冲器的时钟路径来传播所述主时钟信号，以生成所述第一输入时钟信号，其中第二连接器电路的时钟单元包括具有与第一数量的缓冲器串联耦合的第二数量的缓冲器的时钟路径来传播所述第一输入时钟信号，以生成所述第二输入时钟信号，其中缓冲器的第一数量等于缓冲器的第二数量。
17、如权利要求15的系统，其特征在于所述连接器电路被配置成环的形式。
18、如权利要求15的系统，其特征在于，进一步包括：
耦合到多个附加设备的多个附加连接器电路，每个附加连接器电路包括用于传送数据的数据传送单元，时钟单元，用于根据在多个附加输入时钟信号中的附加输入时钟信号提供在数据传送单元中传送数据的时序；以及
交叉件，以允许所述多个设备与所述多个附加设备通过交叉件传送数据，其中来自每个附加连接器电路的时钟单元的组合形成了附加时钟传播路径，其中所述交叉件被配置为通过附加时钟传播路径连续地传播来自所述时钟生成器的主时钟信号，以提供所述多个附加输入时钟信号。
19、如权利要求15的系统，其特征在于所述多个磁盘被配置为独立磁盘冗余阵列。
20、一种用于时钟分布的方法，包括：
通过第一数量的缓冲器传播输入时钟信号，以生成第一内部时钟信号；
通过第二数量的缓冲器传播所述输入时钟信号，以生成第二内部时钟信号，其中缓冲器的第二数量大于缓冲器的第一数量，并且第一数量缓冲器的至少一个缓冲器与第二数量缓冲器的至少一个缓冲器串联耦合；
根据第一内部时钟信号的时序，从第一数据节点传送消息到第二数据节点；以及
根据第二内部时钟信号的时序，从第二数据节点传送所述消息到第三数据节点。
21、如权利要求20的方法，其特征在于，进一步包括：
通过第三数量的缓冲器传播所述输入时钟信号，以生成第三内部时钟信号，其中缓冲器的第三数量不等于缓冲器的第二数量；以及
根据第三内部时钟信号的时序，在第三、第二数据节点和第四数据节点之间传送所述消息。
22、如权利要求21的方法，其特征在于第一内部时钟信号、第二内部时钟信号和第三内部时钟信号是不同步的。
23、如权利要求22的方法，其特征在于在第一数据节点和第二数据节点之间传送消息包括传送所述消息到耦合在第一和第二数据节点之间的第一连接器电路，其中在第二数据节点和第三数据节点之间传送消息包括传送所述消息到耦合在第二和第三数据节点之间的第二连接器电路，其中在第三数据节点和第四数据节点之间传送消息包括传送所述消息到耦合在第三和第四数据节点之间的第三连接器电路，以及其中该方法进一步包括传送所述消息到耦合到第一、第二和第三连接器电路之一的设备。
CNB2006100841657A 2005-03-31 2006-03-31 用于互连结构的时钟分布 Active CN100545822C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/095,289 2005-03-31
US11/095,289 US7426632B2 (en) 2005-03-31 2005-03-31 Clock distribution for interconnect structures

Publications (2)

Publication Number Publication Date
CN1866234A CN1866234A (zh) 2006-11-22
CN100545822C true CN100545822C (zh) 2009-09-30

Family

ID=37072029

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100841657A Active CN100545822C (zh) 2005-03-31 2006-03-31 用于互连结构的时钟分布

Country Status (2)

Country Link
US (1) US7426632B2 (zh)
CN (1) CN100545822C (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7990983B2 (en) 2005-03-31 2011-08-02 Intel Corporation Modular interconnect structure
TWI500267B (zh) 2009-07-16 2015-09-11 Realtek Semiconductor Corp 具有延遲功能之時脈電路及其相關方法
US9645603B1 (en) 2013-09-12 2017-05-09 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US9429983B1 (en) * 2013-09-12 2016-08-30 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US11042211B2 (en) 2009-08-07 2021-06-22 Advanced Processor Architectures, Llc Serially connected computing nodes in a distributed computing system
US8554506B2 (en) 2009-08-07 2013-10-08 Advanced Processor Srchitectures, LLC Distributed computing
US20120185444A1 (en) * 2011-01-14 2012-07-19 Sparkes Andrew Clock Monitoring in a Data-Retention Storage System
DE112019007772B4 (de) * 2019-11-08 2023-11-23 Mitsubishi Electric Corporation Phasensynchronisationsschaltkreis und in-phase-verteilungsschaltkreis

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT382253B (de) * 1984-06-22 1987-02-10 Austria Mikrosysteme Int Lose gekoppeltes verteiltes computersystem
JPH11272353A (ja) 1998-03-19 1999-10-08 Toshiba Corp クロック供給回路及びデータ転送回路
US6477659B1 (en) * 1999-09-03 2002-11-05 Sun Microsystems, Inc. Measuring timing margins in digital systems by varying a programmable clock skew
US6963989B1 (en) * 2000-05-22 2005-11-08 Micron Technology, Inc. Method and apparatus for adjusting data hold timing of an output circuit
US6934785B2 (en) 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
CN1151443C (zh) 2002-04-19 2004-05-26 深圳市盈宁科技有限公司 非软驱存储器接口转换为软驱接口的装置
US7990983B2 (en) 2005-03-31 2011-08-02 Intel Corporation Modular interconnect structure

Also Published As

Publication number Publication date
CN1866234A (zh) 2006-11-22
US7426632B2 (en) 2008-09-16
US20060224912A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
CN100545822C (zh) 用于互连结构的时钟分布
KR100348726B1 (ko) 방향성 결합식 메모리 모듈
Donnelly et al. A 660 MB/s interface megacell portable circuit in 0.3/spl mu/m-0.7/spl mu/m CMOS ASIC
JP4042856B2 (ja) クロックドメイン交差ｆｉｆｏ
EP2156440B1 (en) Integrated circuit for clock generation for memory devices
JP2002523857A (ja) 非同期型論理を用いたｆｉｆｏ
US6249875B1 (en) Interface circuit using plurality of synchronizers for synchronizing respective control signals over a multi-clock environment
JP3574930B2 (ja) 超高速並列データ融合システム
JP4748896B2 (ja) 同期型データ転送処理装置
CN101473286A (zh) 控制数据处理设备中的功率消耗
US6335955B1 (en) Connection, system and method of phase delayed synchronization in high speed digital systems using delay elements
US20030210603A1 (en) Method and apparatus for performing signal synchronization
JPH07168645A (ja) チップ上クロックスキューの制御方法、及び、その装置
US6839856B1 (en) Method and circuit for reliable data capture in the presence of bus-master changeovers
US7551014B1 (en) Differential output with low output skew
CN102623043B (zh) 半导体系统和半导体装置
US8254187B2 (en) Data transfer apparatus, and method, and semiconductor circuit
WO2013075220A1 (en) Power saving methods for use in a system of serially connected semiconductor devices
US7328361B2 (en) Digital bus synchronizer for generating read reset signal
US20030194032A1 (en) Distributed link module architecture
US11575383B2 (en) Clocking system and a method of clock synchronization
KR101987304B1 (ko) 반도체 메모리 장치
JP2003087103A (ja) 半導体集積回路及び送信信号の伝達方法
EP2515443A1 (en) Data serializer
US6703869B2 (en) Method and apparatus for low latency distribution of logic signals

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant