JP3574930B2 - 超高速並列データ融合システム - Google Patents

Description

本発明は、データ収集、識別処理、及び、分配が大幅に改良された超高速並列データ融合システムに関するものである。
発明の要約
本発明によれば、各デジタル・データ送信端末及び／またはデジタル・データ・プロセッサ毎に１つの、複数のノードが、無限リングをなすようにノードを接続する、精密クロック分配システムを組み込んだ、複数の並列リング・データ経路セグメントによって、リング状に結合されている、複数のデジタル・データ送信端末及びプロセッサを結合するためのデータ処理アーキテクチャが得られる。各ノードには、並列リング・データ経路セグメント、及び、入力コネクタとメッセージを記憶するための記憶及び多重化回路の間に接続される内部並列データ経路に接続し、同期並列リング機能を実現するための入力及び出力コネクタが含まれている。記憶レジスタ及びマルチプレクサに対する第２の入力が、ワークステーションか、データ読み取り装置か、他の装置かには関係なく、局所装置からのデータを受信する記憶バッファから結合された、同様の複数の並列データ経路セグメントによって結合されている。このインターフェイスによって、リング・ノードが、ホストには、そのメモリ・アドレス空間の一部のように見えることになる。精密クロック分配システムは、マルチプレクサ・ブロックのリング・シフト構成要素にリング・クロック信号を供給するために利用される。入力メッセージは、アドレス突き合わせ装置、排他的送信端末突き合わせ装置、パターン突き合わせ装置、及び、受信FIFOバッファに提供される。クロック及びスロット情報は、包括的クロック及びスロット分配ネットワークを介して、各ノードに提供される。
本発明のリング・アーキテクチャによれば、3.24ギガバイト／秒の高速ノード間ビット転送速度が得られる。データ送信端末に修正を加える必要があり、複数のデータ送信端末とプロセッサのインターフェイスが可能である。複数のタイプのワークステーションにデータ分配が可能であり、ノード間のように、全体的な識別及び選択が可能である。本発明は、複数のデジタル形式（MIL STD1553、SCSI、VME、HSD等）に適合可能である。それは、小型、軽量で、移動式であり、フレキシブルで、丈夫で、適応性を備えており、多重レベルの分類データを取り扱い、リアル・タイムのデータ・リンクによるデータを端末受信することが可能である。ワークステーションに対応する帯域輻要件が緩和される。さらに、未知のまたは符号化された宛先ノードの場合、データを１度送るだけで済む。
【図面の簡単な説明】
本発明の以上の及びその他の目的、利点、及び、特徴については、以下の明細書及び添付の図面に関して検討すると、より明らかになるであろう。
図１は、本発明を組み込んだ、高速リング・データ転送システムの略図である。
図２は、ノードの主要コンポーネントの相互接続を示すブロック図である。
図３は、望ましいノード実施例の詳細なブロック図である。
発明の詳細な説明
図１を参照すると、リング・ノード・データ収集及び分配システムが、ノードをエンドレス・リングをなすように接続する複数の並列リング・データ経路セグメントによって相互接続された、各デジタル送信端末及び／またはデータ・プロセッサ毎に１つの、複数のノードN1、N2、N3...N_N、及び、各ノードに対するリング信号を識別するシステム・クロック及びスロット発生源を備えたものとして、示されている。
クロック及びスロット発生器30によって発生する１対の信号、すなわち、クロック信号及びその相補信号が、メッセージ（並列信号経路から成る）をリングの次のノードにシフトする精密な時間を指示するため、各ノードに分配される。これらのクロック信号は、メッセージがリングでシフトされるのと等しい周波数で発生する。雑音余裕度を増すため、差分信号対（クロック信号と相補信号）が利用される。これら２つの信号の差は、各ノード・カード毎に、局所クロック信号を発生するために利用される。中央クロック発生源とノード・カード宛先の間で検出されるノイズは、両方の信号に生じ、従って、その差を確かめる時には、相殺されることになりやすい。クロック・ラインで用いられる２進レベルは、ガリウム砒素回路要素を用いるのが望ましい場合であっても、標準的なECL（エミッタ結合論理回路）において用いられるものと同じである。
スロット信号は、クロック信号と同様のやり方で、中央発生源30を介して分配される。ただし、タイミング・スキュー・パラメータは、クロック信号の場合に比べると、クリティカルとはほど遠い。スロット信号は、ノード・カードに対して、その送信器に含まれているメッセージを、クロック信号の次の発生時に、リングへシフト・アウトできることを指示する。スロット信号は、クロック周波数をリングにおけるノード数で割ることによって発生する。全てのノードに対するクロック信号及びスロット信号の導体CSCが、同じ長さである。従って、リングにおける全てのノードが、正確に同じ時間に、メッセージを挿入する。スロット信号がアクティブである場合には生じないクロック・エッジについて、全てのノードが、リングの他のノードから生じた入力メッセージを検査している。
図１に示すように、ノード１は、装置ドライバDDを介してワークステーション１に結合することが可能であり、同時に、データ読み取り器15を介して、MIL STD1553データ・フォーマットを利用し、送信端末からダウン・ロードするように結合することが可能である。ノード２は、そのデータ読み取り器18を介して、１つ以上のデータ送信端末に結合することが可能であり、同時に、装置ドライバDD2を介してワークステーション19にデータを送ることが可能である。同様に、ノード３は、装置ドライバDD3を介してワークステーション20に結合することが可能であり、また、データ読み取り器21を介して、無線リンク、赤外線リンク、光ファイバ・ケーブル、または、普通の導線による、遠隔データ・リンク22に結合することが可能である。
次に、図２を参照すると、ノード１、２、3...Nが、複数のリング・データ経路セグメントDPS1、DPS2、DPS3...DPS_Nによって接続されている。データ経路セグメントDPS1、DPS2、DPS3...DPS_Nは、全部で162の並列経路に関して、図３に詳細に示す複数の並列経路（データ0:127（DATA0〜127で表示の128のデータ・ライン）、宛先0:5、送信端末0:5、制御0:3、パターン0:17）によって構成されている。さらに、ノードは、クロック及びスロット発生器30によるクロック信号及び相補クロック信号を利用して同期化される。図２に概略が示されているように、各ノードには、入力コネクタIPC1及び出力コネクタOPC1が含まれている。ノード１に関する複数のノード並列データ経路セグメントNPDS1、及び、ノード２に関するNPDS2、及び、残りのノードは、対応するノード並列データ経路を備えている。ノード並列経路セグメントは、ノード記憶レジスタ及びマルチプレクサ31の入力に入力の１つとして接続され、また、ノード局所処理回路要素32にも接続されている（図３により詳細に示されている）。局所VMEインターフェイス及びVMEコネクタは、局所データ処理回路要素32を介して、もう１つの入力として、記憶レジスタ及びマルチプレクサ31に結合される。第２の複数のノード並列データ経路2NPDS1は、ノード・プロセッサ32−１をノード記憶レジスタ及びマルチプレクサ31−１に結合する。最後に、第３の複数のノード並列データ経路3NPDS1は、ノード記憶レジスタ及びマルチプレクサ31を出力コネクタOPC2に結合する。
前述のように、プロセッサは、それぞれ、装置ドライバによってノードに接続される。このアーキテクチャのおかげで、データ送信端末または局所プロセッサに修正を加えずに、超高速ノード間データ転送（1600メガバイト／秒）を実現することが可能である。さまざまな、複数のタイプのワークステーションからのデータ分配が、ステーション間における全体としての識別及び選択によって、容易に実施可能になる。小型、軽量の、移動式リング・データ処理ネットワークにおいて、複数のデジタル・フォーマットに適応することができる。さらに、該システムは、多重レベルの分類データを取り扱い、かつ、リアル・タイムのデータにリンクしたデータを端末受信することが可能である。次に、ノード回路構成をより詳細に示す図３を参照すると、各ノードには、データ（128の並列経路）、宛先（６つの並列経路）、送信端末（６つの並列経路）、制御（４つの並列経路）、及び、パターン（18の並列経路）によって構成される物理的データ経路に、入力コネクタIPC、及び、出力コネクタOPCが設けられている。これらのノード・データ経路セグメントは、並列リング・データ経路セグメントと１対１で整合し、無限リングをなすように全てのノードを相互接続する。各ノード毎に、局所クロック分配回路40に供給されるクロック及びスロット発生器30からの時間スロットが提供され、あるいは、割り当てられる。高リング・シフト周波数は、精密クロック分配システムの利用を不可欠としている。リング・クロック信号及びスロット情報信号は、局所クロック分配回路40によって受信され、制御装置41に送られる。制御ブロック41では、リングの機能性を実現する論理が得られる。リングに対するメッセージの読み取り及び書き込み、読み取るべきパターンの指定、及び、受信モードの変更といった事象は、制御装置41によって制御される。
並列データ経路セグメントの信号は、4Kのリング・メッセージ受信FIFOバッファ43に結合される。宛先信号は、アドレス突き合わせ装置44に結合される。アドレス突き合わせ装置44の論理回路によって、入力コネクタIPC1に生じる入力メッセージが、アドレス・モードによって送られてきたか否かが判定され、そのようにして送られてきたものであれば、この特定のノードにアドレス指定されたか否かが判定される。この特定のノードにアドレス指定されたものであれば、制御論理回路50に命じて、該メッセージを受信FIFOバッファ43にコピーさせるための信号が発生する。
リングのノードは、そのアドレスによって判定される特定のノードによって送られてきたものではないメッセージを全て除外することが可能である。排他的送信端末突き合わせ装置によって、局所ノードが排他的送信端末モードにあるか否かが判定され、該モードにあれば、入力メッセージの送信端末フィールドと、所望の送信元のアドレスを納めた局所レジスタを比較する。一致し、メッセージを受信するための他の条件が満たされると、制御論理回路に命じて、メッセージを受信FIFOバッファ43にコピーさせるための信号が発生する。排他的送信端末突き合わせ装置44は、ノード並列データ経路セグメントにおける送信端末集合をなす並列データ経路にしか接続されないという点に留意されたい。パターン突き合わせ装置46は、256K×１ビットのデュアル・ポート・メモリによって構成される。このメモリは、VMEバスインターフェイス51を経て局所ノードホストプロセッサにより、及び入力メッセージのパターンフィールドによりアドレスされる。上記メモリの262,144の記憶場所に、ここで、パターンと呼ばれる、アプリオリな意味が割り当てられる。局所ホストが、所定のパターンに対応するメッセージの受信に関心がある場合、同じアドレスの記憶場所に２進数の１を書き込む。入力メッセージを受信すると、パターン・フィールドを利用して、メモリの読み取りが行われる。この読み取り結果が、２進数の１であれば、制御論理回路に命じて、メッセージを受信FIFOバッファ43にコピーさせるための信号が発生する。このメモリは、やはり、局所ホストによる読み取りが可能であり、従って、診断を目的として、現時点において、どんなパターンが受信に使用可能であるかを確認することができる。
読み取り専用テクノロジにおいて上述のデュアル・ポート・メモリの一部を実現することによって、多重レベルのネットワーク・セキュリティが得られる。特権パターン下でメッセージを受信することを許可されたノードだけが、対応するROMの記憶場所に１つの数字を記憶することになる。この方法によって提供されるセキュリティ・レベル数を制限するのは、読み取り専用メモリにおいて実現される記憶場所数だけである。
ノードが体験する極めて高速のメッセージ受信速度と、ホストに対するそのメッセージの転送に可能な遅い速度とを整合させるため、この先入れ先出しバッファ・メモリ43が利用される。このバッファ43には、リングからのメッセージの最高入力速度で、メッセージの書き込みが可能である。メッセージは、バッファ43にビット並列式に記憶され、全メッセージが、入力コネクタIPC1からコピーされる。メッセージは、上記プロセスに対して完全に非同期に、ホストによってバッファ43から読み取られる。読み取り及び書き込み信号、並びに、クロック信号が、制御論理ブロック50によって、受信及び送信FIFOメモリに供給される。
ノードからのメッセージは、送信FIFOバッファ53に緩衝記憶される。送信FIFOバッファ53は、リングに送られるメッセージを緩衝記憶する。ホストに対するVMEインターフェイス51の帯域幅は、このバッファを用いることによって、よりうまく活用される。ホストは、VMEバス・ブロック転送モードを利用して、FIFOバッファ53にメッセージを送り、転送に要する時間を最小限にとどめる。このFIFOバッファ53によって、メッセージの転送をリング・クロック及びスロット信号と完全に非同期に実施することが可能になり、この結果、より高速の転送が可能になる。NPDSと数が１対１に対応する、別の複数のノード・データ経路セグメント2NPDSによって、送信FIFOバッファ53が記憶レジスタ及びマルチプレクサ31に結合される。記憶レジスタ及びマルチプレクサによって、同期並列リング機能性の実現に必要な１メッセージ記憶が組み込まれる。局所クロック分配ノード40から中央で発生する精密クロック信号の立ち上がり区間の発生時に、メッセージ幅のレジスタの入力側に存在するメッセージが、出力側に転送される。入力は、局所クロック分配回路40からのスロット信号の状態に従って、入力コネクタIPC1及びノード並列データ経路セグメントから、または、送信FIFOバッファ53からのノード並列データ経路セグメント2NPDSから受け取る。スロット信号は、全てのノードに対して、メッセージをリングに送り込むべき時期を指示する。
VMEバス・インターフェイス51は、ワークステーションであるか、データ読み取り器であるか、その他の装置であるかには関係なく、リングと局所ホスト間における工業規格のインターフェイスを提供する。この実施によって、32ビット・データ及びアドレス経路が得られ、かつ、ホストにノード事象を知らせるためのベクトル割り込みが可能になる。このンターフェイス51を利用することによって、ホストには、リング・ノードがそのメモリ・アドレス空間の一部のように見える。
局所クロック分配回路40は、精密クロックからの高リング・シフト周波数をノードに結合する。リング・クロック信号は、１ナノ秒未満の全スキューで、レジスタ・マルチプレクサ・ブロック31のリング・シフト構成要素に送られる。これは、ガリウム砒素集積回路テクノロジを利用して実施される。
超高速ノード間データ転送（1600Mb/s）のための高速スロット・リング・アーキテクチャに関する例示及び解説は、以上の通りである。それには、標準的なンターフェイスを用いて、システムとのンターフェイスが容易に行われる、データ送信端末に対する修正が不要である。データは、複数タイプのワークステーションに分配され、複数タイプのデータ送信端末から受信する。該システムによって、ノード間における全体的な識別及び選択が可能になり、複数のデジタル・フォーマット（MIL STD、Navy AVI−craft）が実施可能になる。それは、小型、軽量で、移動式であり、多重レベルの分類データを取り扱うことができし、リアル・タイムのデータ・リンクによるデータを端末受信することも可能である。
本発明の望ましい実施例に関して示し、解説を加えてきたが、当該技術の熟練者には、他の修正及び適応例がすぐに明らかになるであろう。

Claims (7)

1. 複数のデジタル・データ送信端末及びプロセッサを結合するための高速データリンク・システムにおいて、
   それぞれ、各前記デジタル・データ送信端末及びデジタル・データ・プロセッサ毎に１つの、複数（Ｎ）のノードと、
   前記ノードをエンドレス・リングをなすように接続する、入力端と出力端を備えた、複数の並列リング・データ経路セグメントから構成され、
   各ノードに、
   前記ノードに先行する、前記複数の並列データ経路セグメントの１つの出力端に接続された入力コネクタ手段と、
   並列入力及び出力を備えたマルチプレクサ手段と、
   前記入力コネクタと前記マルチプレクサの間に接続された複数のノード並列データ経路と、
   前記ノード並列データ経路セグメントに接続され、並列出力を有する信号プロセッサ手段と
   前記信号プロセッサの前記並列出力を前記マルチプレクサに接続する第２の複数のノード並列データ経路と、
   出力コネクタと、
   前記マルチプレクサ並列出力を前記出力コネクタに接続する第３の複数のノード並列データ経路がふくまれることと、
   前記出力接続が、前記ノードに続く、複数の後続する並列リング・データ経路セグメントの次の１つの入力端に接続されることと、
   さらに、前記ノードの全てに共通した接続が施される、ある周波数（Ｆ）のクロック信号の共通発生源、及び、各ノード毎に、クロック周波数Ｆをノード数Ｎで割った関数である、スロット信号を発生するための手段が含まれていることを特徴とする、
   高速データ・リンク・システム。
2. 複数のデジタル・データ送信端末を複数のデジタル・データ・プロセッサに結合するための高速データ収集、処理、及び、分配システムにおいて、
   複数のセグメント化並列データ経路と、エンドレス・リングをなすように前記並列データ経路を接続する複数のノードから構成され、
   各ノード毎に、
   並列データ経路の前記セグメントの１つの端部を１対１で接続する入力コネクタ手段と、
   データ・マルチプレクサと、
   それぞれ、前記入力コネクタ手段及び前記データ・マルチプレクサに接続された、前記セグメント化並列データ経路に対応し、前記データ・マルチプレクサに対するデータ入力が、前記セグメント化並列データ経路のそれぞれに対応するようにする、前記ノードにおける複数のノード並列データ経路と、
   前記ノード並列データ経路に結合された、前記マルチプレクサ手段に対する第２の入力としての、プロセッサ手段と、
   クロック信号の共通発生源、及び、前記プロセッサ手段に接続された各ノード毎に、そのタイミングを制御するスロット信号を発生する手段が含まれることを特徴とする、高速データ収集、処理、及び、分配システム。
3. 各ノードに、さらに、
   メッセージをビット並列式に記憶するための受信FIFOバッファ・メモリと、
   前記入力コネクタ手段に接続され、前記セグメント化並列データ経路におけるノード特定入力メッセージがそのノードにアドレス指定されているか否かを検出し、前記入力ノード特定メッセージを受信FIFOバッファ・メモリに記憶させるアドレス突き合わせ回路と、
   前記マルチプレクサ及びプロセッサ手段から、それぞれ、非同期にメッセージを読み取るための手段が含まれていることを特徴とする、
   請求項２に記載の高速データ収集、処理、及び、分配システム。
4. 各ノードに、さらに、
   前記入力コネクタ手段に接続されて、ノードが排他的送信端末モードにある場合、排他的送信端末信号を発生し、入力メッセージの送信端末フィールドと所望の送信元のアドレスを納めた局所記憶レジスタを比較して、一致すれば、前記入力メッセージを前記受信FIFOバッファ・メモリに記憶させる排他的送信端末突き合わせ回路が含まれていることを特徴とする、
   請求項２に記載の高速データ収集、処理、及び、分配システム。
5. 各ノードに、
   記憶位置が所定のパターンをなすようにあらかじめ割り当てられたデュアル・ポート・メモリを含む、前記入力コネクタ手段に接続され、
   対応するビット・パターンを有する入力メッセージを受信すると、前記メッセージを前記受信FIFOバッファ・メモリに記憶させるパターン突き合わせ回路が含まれていることを特徴とする、
   請求項３に記載の高速データ収集、処理、及び、分配システム。
6. 受信FIFOメモリ・バッファと、所定のデータ・ビット・パターンを記憶するための読み取り専用メモリを具備した、入力メッセージと前記所定のパターンを比較し、前記パターンが一致すると、メッセージを前記受信FIFOメモリに記憶させる、パターン突き合わせ回路から構成される、
   マルチレベル・セキュリティ・システムが含まれていることを特徴とする、
   請求項２に記載の高速データ収集、処理、及び、分配システム。
7. 前記プロセッサ手段と前記マルチプレクサの間に接続された、送信FIFOバッファが含まれることを特徴とする、請求項２、３、４、５、または、６に記載の高速データ収集、処理、及び、分配システム。

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