KR20130080731A - 데이터 출력회로 - Google Patents

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KR20130080731A KR1020120001715A KR20120001715A KR20130080731A KR 20130080731 A KR20130080731 A KR 20130080731A KR 1020120001715 A KR1020120001715 A KR 1020120001715A KR 20120001715 A KR20120001715 A KR 20120001715A KR 20130080731 A KR20130080731 A KR 20130080731A
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Abstract

데이터 출력회로는 테스트모드에 진입하여 제1 리드동작 시 발생되는 제1 전달제어신호 및 제2 리드동작 시 발생되는 제2 전달제어신호를 생성하는 제어신호생성부 및 상기 제1 및 제2 전달제어신호에 응답하여 제1 및 제2 내부클럭을 생성하기 위한 제1 및 제2 인에이블신호를 생성하는 인에이블신호생성부를 포함한다.

Description

데이터 출력회로{DATA OUTPUT CIRCUIT}
본 발명은 데이터 유효 윈도우를 확보하여 데이터 테스트를 안정적으로 할 수 있도록 한 데이터 출력회로에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기 되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클럭의 상승 엣지(rising edge)에 동기 되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 클럭의 한 주기에 두 개의 데이터를 처리하는 방식인 디디알(Double Data Rate,DDR) 동기식 메모리 장치가 제안되었다.
디디알(Double Data Rate,DDR) 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클럭의 라이징 엣지(rising edge)와 폴링 엣지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
한편, 고속동작을 위해 클럭의 주파수가 증가하게 될수록 반도체 메모리 장치에서 출력되는 데이터를 테스트하기 위한 데이터 유효 윈도우(Data Valid Window) 확보가 중요한 요소로 작용 되고 있다.
도 1 은 종래기술의 데이터 출력회로에서 내부클럭에 동기되어 출력되는 데이터의 타이밍도이다.
도 1을 참고하여 종래기술의 데이터 출력회로에서 내부클럭에 동기되어 출력되는 데이터를 살펴보면, 내부클럭의 라이징클럭(RCLK)은 제1 인에이블신호(FOUTEN)의 인에이블 구간에서 외부클럭(CLK)의 라이징 엣지에 동기 되어 생성되는 전치라이징클럭(RCLKP)이 버퍼링되어 생성된다. 내부클럭의 폴링클럭(FCLK)은 제2 인에이블신호(ROUTEN)의 인에이블 구간에서 외부클럭(CLK)의 폴링 엣지에 동기 되어 생성되는 전치폴링클럭(FCLKP)이 버퍼링되어 생성된다. 즉, 라이징클럭(RCLK)과 폴링클럭(FCLK)은 제1 및 제2 인에이블신호(FOUTEN,ROUTEN)가 인에이블되는 구간에서 외부클럭(CLK)의 라이징엣지와 폴링엣지에 동기 되어 생성된다. 데이터는 라이징클럭(RCLK)과 폴링클럭(FCLK)에 동기 되어 DQ패드(DQ)를 통하여 순차적으로 출력된다.
DQ패드(DQ)를 통하여 순차적으로 출력되는 데이터의 첫 번째 비트(0)는 외부클럭(CLK)의 반주기(0.5tCLK)의 시간을 갖는 'A'구간 동안 DQ패드(DQ)로 출력된다. 그리고, 데이터의 두 번째 비트(1)는 외부클럭(CLK)의 반주기(0.5tCLK)의 시간을 갖는 'B'구간 동안 DQ패드(DQ)로 출력된다. 즉, 데이터의 비트들는 외부클럭(CLK)의 반 주기(0.5tCLK)동안 DQ패드(DQ)를 통해 순차적으로 출력된다.
하지만, DQ패드(DQ)로 출력되는 데이터 비트의 레벨을 테스트하기 위한 시간은 'A'구간과 'B'구간에서와 같이 외부클럭(CLK)의 반 주기(0.5tCLK)동안 이루어져야 하기 때문에 외부클럭(CLK)이 고주파로 입력될수록 데이터 비트의 레벨을 테스트하기 위한 데이터 유효 윈도우(Data Valid Window)가 감소 되어 안정적인 데이터 테스트가 어려워진다.
본 발명은 내부클럭을 서로 다른 시점에 나누어 생성하여, 라이징데이터와 폴링데이터를 서로 다른 시점에 출력함으로써 데이터 유효 윈도우(Data Valid Window)를 확보하여 데이터 테스트를 안정적으로 할 수 있도록 한 데이터 출력회로를 제공한다.
이를 위해 본 발명은 테스트모드에 진입하여 제1 리드동작 시 발생되는 제1 전달제어신호 및 제2 리드동작 시 발생되는 제2 전달제어신호를 생성하는 제어신호생성부 및 상기 제1 및 제2 전달제어신호에 응답하여 제1 및 제2 내부클럭을 생성하기 위한 제1 및 제2 인에이블신호를 생성하는 인에이블신호생성부를 포함하는 데이터 출력회로를 제공한다.
또한, 본 발명은 테스트모드에 진입하여 리드동작 시 발생되는 전달제어신호를 생성하는 제어신호생성부 및 상기 전달제어신호에 응답하여 내부클럭을 생성하기 위한 인에이블신호를 생성하는 인에이블신호생성부를 포함하는 데이터 출력회로를 제공한다.
본 발명에 의하면 내부클럭을 서로 다른 시점에 나누어 생성하고, 라이징데이터와 폴링데이터를 서로 다른 시점에 출력함으로써 데이터 유효 윈도우(Data Valid Window)를 확보하여 데이터 테스트를 안정적으로 할 수 있는 효과가 있다.
도 1 은 종래기술의 데이터 출력회로에서 내부클럭에 동기되어 출력되는 데이터의 타이밍도이다.
도 2 는 본 발명의 일 실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 데이터 출력회로에 포함된 출력인에이블신호생성부의 회로도이다.
도 4 는 도 2에 도시된 데이터 출력회로에 포함된 제1 카운터의 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 제1 카운터의 입출력 신호를 나타낸 타이밍도이다.
도 6 은 도 2에 도시된 데이터 출력회로에 포함된 제2 카운터의 구성을 도시한 도면이다.
도 7 은 도 2에 도시된 데이터 출력회로에 포함된 펄스생성부의 구성을 도시한 회로도이다.
도 8 은 제2 카운터와 펄스생성부의 입출력 신호를 나타낸 타이밍도이다.
도 9 는 도 2에 도시된 데이터 출력회로에 포함된 제1 제어신호생성부의 구성을 도시한 도면이다.
도 10 은 도 2에 도시된 데이터 출력회로에 포함된 제2 제어신호생성부의 구성을 도시한 도면이다.
도 11 은 제1 및 제2 전달제어신호를 생성하는 제1 및 제2 제어신호생성부의 동작을 설명하기 위한 타이밍도이다.
도 12 는 도 2에 도시된 데이터 출력회로에 포함된 인에이블신호생성부의 구성을 도시한 회로도이다.
도 13 은 도 2에 도시된 데이터 출력회로에 포함된 내부클럭생성부의 구성을 도시한 회로도이다.
도 14 는 도 2에 도시된 데이터 출력회로에 포함된 출력드라이버의 구성을 도시한 회로도이다.
도 15 는 본 발명의 일 실시예에 따른 데이터 출력회로의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 데이터 출력회로는 리드동작에 진입하여 리드동작신호(ERT)가 인에이블되는 시점에 인에이블되고, 버스트랭스종료신호(BL_END)가 인에이블되는 시점에 디스에이블되는 출력인에이블신호(OE)를 생성하는 출력인에이블신호생성부(10), 출력인에이블신호(OE)를 시프팅시켜 제1 내지 제8 출력시프팅신호(OE<05:40>)를 생성하는 제1 카운터(20), 리드동작신호(ERT)를 시프팅시켜 제1 내지 제8 리드시프팅신호(ERT<05:40>)를 생성하는 제2 카운터(30), 리드동작 시 발생되는 제1 및 제2 펄스신호(RINC,FINC)를 생성하는 펄스생성부(40), 테스트모드에 진입하여 제2 리드동작 시 발생되는 제1 전달제어신호(RPOB) 및 제1 리드동작 시 발생되는 제2 전달제어신호(FPOB)를 생성하는 제어신호생성부(50), 제1 및 제2 전달제어신호(RPOB,FPOB)를 입력받아 제1 및 제2 내부클럭(RCLK,FCLK)을 생성하기 위한 제1 및 제2 인에이블신호(REN,FEN)를 생성하는 인에이블신호생성부(60), 제1 인에이블신호(REN)가 인에이블되는 시점에 제2 내부클럭(FCLKN)을 생성하고, 제2 인에이블신호(FEN)가 인에이블되는 시점에 제1 내부클럭(RCLKN)을 생성하는 내부클럭생성부(70) 및 제1 내부클럭(RCLKN)이 생성되는 구간에서 라이징데이터(RDATA)를 DQ패드(DQ)로 출력하고, 제2 내부클럭(FCLKN)이 생성되는 구간에서 폴링데이터(FDATA)를 DQ패드(DQ)로 출력하는 출력드라이버(80)로 구성된다.
출력인에이블신호생성부(10)의 구성을 도 3을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 3을 참고하면, 출력인에이블신호생성부(10)는 리드동작신호(ERT) 및 버스트랭스종료신호(BL_END)를 입력받아 노드(nd10)를 구동하여 출력인에이블신호를(OE)를 생성하는 구동부(11) 및 전원전압(VDD)레벨이 목표레벨로 도달하는 파워업구간에서 인에이블되는 리셋신호(RST)를 입력받아 노드(nd10)를 풀다운 구동하여 출력인에이블신호(OE)를 초기화하는 초기화부(12)로 구성된다.
구동부(11)는 리드동작에 진입하여 소정구간 로직하이레벨로 인에이블되는 리드동작신호(ERT)를 입력받아 노드(nd10)를 풀업구동하여 출력인에이블신호(OE)를 인에이블시킨다. 또한, 리드동작신호(ERT)가 로직로우레벨로 디스에이블되고 버스트랭스 종료시점에 로직하이레벨로 인에이블되는 버스트랭스종료신호(BL_END)를 입력받아 출력인에이블신호(OE)를 로직로우레벨로 디스에이블시킨다. 즉, 출력인에이블신호생성부(10)의 구동부(11)는 리드동작시점에 인에이블되고 버스트랭스종료시점에 디스에이블되는 출력인에이블신호(OE)를 생성한다.
초기화부(12)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 노드(nd10)를 풀다운구동하여 출력인에이블신호(OE)를 로직로우레벨로 디스에이블시킨다.
제1 카운터(20)의 구성을 도 4를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 4를 참고하면, 제1 카운더(20)는 외부클럭(CLK)과 반전외부클럭(CLKB)를 입력받아 출력인에이블신호(OE)를 외부클럭(CLK)의 반 주기만큼 지연하여 제1 출력시프팅신호(OE<05>)를 생성하고, 출력인에이블신호(OE)를 외부클럭(CLK)의 한 주기만큼 지연하여 제2 출력시프팅신호(OE<10>)를 생성하는 제1 레지스터(21), 외부클럭(CLK)과 반전외부클럭(CLKB)를 입력받아 제2 출력시프팅신호(OE<10>)를 외부클럭(CLK)의 반 주기만큼 지연하여 제3 출력시프팅신호(OE<15>)를 생성하고, 제2 출력시프팅신호(OE<10>)를 외부클럭(CLK)의 한 주기만큼 지연하여 제4 출력시프팅신호(OE<20>)를 생성하는 제2 레지스터(22), 외부클럭(CLK)과 반전외부클럭(CLKB)를 입력받아 제4 출력시프팅신호(OE<20>)를 외부클럭(CLK)의 반 주기만큼 지연하여 제5 출력시프팅신호(OE<25>)를 생성하고, 제4 출력시프팅신호(OE<20>)를 외부클럭(CLK)의 한 주기만큼 지연하여 제6 출력시프팅신호(OE<30>)를 생성하는 제3 레지스터(23) 및 외부클럭(CLK)과 반전외부클럭(CLKB)를 입력받아 제6 출력시프팅신호(OE<30>)를 외부클럭(CLK)의 반 주기만큼 지연하여 제7 출력시프팅신호(OE<35>)를 생성하고, 제6 출력시프팅신호(OE<30>)를 외부클럭(CLK)의 한 주기만큼 지연하여 제8 출력시프팅신호(OE<40>)를 생성하는 제4 레지스터(24)로 구성된다. 여기서, 제1 내지 제4 레지스터(21~24)는 입력신호(D)를 외부클럭(CLK)의 반 주기만큼 지연하여 출력신호(QB)를 생성하고, 입력신호(D)를 외부클럭(CLK)의 한 주기만큼 지연하여 출력신호(Q)를 생성하는 플립플롭(Flip Flop)으로 구현되는 것이 바람직하다.
도 5 는 도 4에 도시된 제1 카운터의 입출력 신호를 나타낸 타이밍도이다.
도 5를 참고하면, 제1 출력시프팅신호(OE<05>)는 출력인에이블신호(OE)로부터 외부클럭(CLK)의 반주기(0.5tCLK)의 지연시간을 갖는 'C'구간만큼 지연되어 생성되고, 제2 출력시프팅신호(OE<10>)는 제1 출력시프팅신호(OE<05>)로부터 외부클럭(CLK)의 반주기(0.5tCLK)의 지연시간을 갖는 'D'구간만큼 지연되어 생성된다. 제3 내지 제8 출력시프팅신호(OE<15:40>)는 제1 및 제2 출력시프팅신호신호(OE<05:10>)와 동일한 지연시간을 갖고 생성되므로 구체적인 설명은 생략한다. 즉, 제1 카운터(20)에서 생성되는 제1 내지 제8 출력시프팅신호신호(OE<05:40>)는 출력인에이블신호(OE)로부터 외부클럭(CLK)의 반 주기(0.5tCLK)만큼 씩 순차적으로 지연되어 생성된다.
제2 카운터(30)의 구성을 도 6을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 6을 참고하면, 제2 카운터(30)는 외부클럭(CLK)과 테스트모드신호(TM)를 입력받아 논리연산을 수행하여 제어클럭(ICLK) 및 반전제어클럭(ICLKB)를 생성하는 제1 논리부(31), 제어클럭(ICLK)과 반전제어클럭(ICLKB)을 입력받아 리드동작신호(ERT)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제1 리드시프팅신호(ERT<05>)를 생성하고, 리드동작신호(ERT)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제2 리드시프팅신호(ERT<10>)를 생성하는 제5 레지스터(32), 제어클럭(ICLK)과 반전제어클럭(ICLKB)을 입력받아 제2 리드시프팅신호(ERT<10>)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제3 리드시프팅신호(ERT<15>)를 생성하고, 제2 리드시프팅신호(ERT<10>)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제4 리드시프팅신호(ERT<20>)를 생성하는 제6 레지스터(33), 제어클럭(ICLK)과 반전제어클럭(ICLKB)을 입력받아 제4 리드시프팅신호(ERT<20>)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제5 리드시프팅신호(ERT<25>)를 생성하고, 제4 리드시프팅신호(ERT<20>)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제6 리드시프팅신호(ERT<30>)를 생성하는 제7 레지스터(34) 및 제어클럭(ICLK)과 반전제어클럭(ICLKB)을 입력받아 제6 리드시프팅신호(ERT<30>)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제7 리드시프팅신호(ERT<35>)를 생성하고, 제6 리드시프팅신호(ERT<30>)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제8 리드시프팅신호(ERT<40>)를 생성하는 제8 레지스터(35)로 구성된다. 여기서, 제5 내지 제8 레지스터(32~35)는 입력신호(D)를 제어클럭(ICLK)의 반 주기만큼 지연하여 출력신호(QB)를 생성하고, 입력신호(D)를 제어클럭(ICLK)의 한 주기만큼 지연하여 출력신호(Q)를 생성하는 플립플롭(Flip Flop)으로 구현되는 것이 바람직하다.
펄스생성부(40)의 구성을 도 7을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 7을 참고하면, 펄스생성부(40)는 선택적으로 인에이블되는 제1 및 제2 리드레이턴시신호(RL<3:4>)에 따라 제6 및 제8 리드시프팅신호(ERT<30:40>) 중 적어도 어느 하나를 제1 펄스신호(RINC)로 생성하는 제1 펄스생성부(41) 및 제1 및 제2 리드레이턴시신호(RL<3:4>)에 따라 제5 및 제7 리드시프팅신호(ERT<25:35>) 중 적어도 어느 하나를 제2 펄스신호(FINC)로 생성하는 제2 펄스생성부(42)로 구성된다.
좀더 구체적으로 제1 펄스생성부(41)는 제1 리드레이턴시신호(RL<3>)가 인에이블되는 경우 제6 리드시프팅신호(ERT<30>)를 노드(nd40)로 전달하는 제1 전달부(410), 제2 리드레이턴시신호(RL<4>)가 인에이블되는 경우 제8 리드시프팅신호(ERT<40>)를 노드(nd40)로 전달하는 제2 전달부(411) 및 노드(nd40)의 신호를 버퍼링하여 제1 펄스신호(RINC)를 생성하는 제1 버퍼(IV40)로 구성된다. 제2 펄스생성부(42)는 제1 리드레이턴시신호(RL<3>)가 인에이블되는 경우 제5 리드시프팅신호(ERT<25>)를 노드(nd41)로 전달하는 제3 전달부(420), 제2 리드레이턴시신호(RL<4>)가 인에이블되는 경우 제7 리드시프팅신호(ERT<35>)를 노드(nd41)로 전달하는 제4 전달부(421) 및 노드(nd41)의 신호를 버퍼링하여 제2 펄스신호(FINC)를 생성하는 제2 버퍼(IV41)로 구성된다. 여기서, 제1 및 제2 리드레이턴시신호(RL<3:4>)는 리드동작에 진입하여 데이터 출력시간을 설정하기 위해 모드레지스터셋(Mode Register Set:MRS)에서 설정되는 신호이다.
도 8 은 제2 카운터와 펄스생성부의 입출력 신호를 나타낸 타이밍도이다.
도 8를 참고하면, 제1 리드시프팅신호(ERT<05>)는 리드동작(READ)동작에 진입하여 인에이블되는 리드동작신호(ERT)로부터 제어클럭(ICLK)의 반주기(0.5tCLK)의 지연시간을 갖는 'E'구간만큼 지연되어 생성되고, 제2 리드시프팅신호(ERT<10>)는 제1 리드시프팅신호(ERT<05>)로부터 제어클럭(ICLK)의 반주기(0.5tCLK)의 지연시간을 갖는 'F'구간만큼 지연되어 생성된다. 제3 내지 제8 리드시프팅신호(ERT<15:40>)는 제1 및 제2 리드시프팅신호(ERT<05:10>)와 동일한 지연시간을 갖고 생성되므로 구체적인 설명은 생략한다. 즉, 제2 카운터(30)에서 생성되는 제1 내지 제8 리드시프팅신호(ERT<05:40>)는 리드동작신호(ERT)로부터 제어클럭(ICLK)의 반 주기(0.5tCLK)만큼 씩 순차적으로 지연되어 생성된다. 또한, 모드레지스터셋(Mode Register Set:MRS)에서 제1 리드레이턴시신호(RL<3>)가 로직하이레벨로 생성되는 경우 펄스생성부(40)에서 생성되는 제1 펄스신호(RINC)는 제6 리드시프팅신호(ERT<30>)가 반전 버퍼링되어 생성되고, 제2 펄스신호(FINC)는 제5 리드시프팅신호(ERT<25>)가 반전 버퍼링되어 생성된다.
제어신호생성부(50)의 구성을 도 9 및 도 10을 참고하여 보다 구체적으로 설명하면 다음과 같다.
제어신호생성부(50)는 파워업구간 이후 제1 펄스신호(RINC)를 입력받아 제2 리드동작 시 인에이블되는 제1 전달제어신호(RPOB)를 생성하는 제1 제어신호생성부(51) 및 파워업구간 이후 제2 펄스신호(FINC)를 입력받아 제1 리드동작 시 인에이블되는 제2 전달제어신호(FPOB)를 생성하는 제2 제어신호생성부(52)로 구성된다.
도 9를 참고하면, 제1 제어신호생성부(51)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 노드(nd50)를 풀업구동하는 제1 리셋부(510), 제1 반전펄스신호(RINCB)를 입력받아 노드(nd50)의 신호를 제1 전달신호(RPO)로 전달하는 제1 플립플롭(511)과 제1 펄스신호(RINC)를 입력받아 제1 전달신호(RPO)를 제2 전달신호(RPO<1>)로 전달하는 제2 플립플롭(512), 제1 반전펄스신호(RINB)를 입력받아 제2 전달신호(RPO<1>)를 제3 전달신호(RPO<2>)로 전달하는 제3 플립플롭(513), 제1 펄스신호(RINC)를 입력받아 제3 전달신호(RPO<2>)를 노드(nd50)로 출력하는 제4 플립플롭(514) 및 제1 전달신호(RPO)와 테스트모드신호(TM)를 부정논리곱 연산을 수행하여 제1 전달제어신호(RPOB)를 생성하는 제2 논리부(515)로 구성된다. 여기서, 제1 반전펄스신호(RINCB)는 제1 펄스신호(RINC)를 반전 버퍼링한 신호이다. 또한, 제1 제어신호생성부(51)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 턴온되어 제1 내지 제3 전달신호(RPO,RPO<1>,RPO<2>)를 로직로우레벨로 초기화하는 트랜지스터들(N50~N52)을 더 포함한다.
도 10을 참고하면, 제2 제어신호생성부(52)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 노드(nd51)를 풀업구동하는 제2 리셋부(520), 제2 반전펄스신호(FINCB)를 입력받아 노드(nd51)의 신호를 제4 전달신호(FPO<1>)로 전달하는 제5 플립플롭(521), 제2 펄스신호(FINC)를 입력받아 제4 전달신호(FPO<1>)를 제5 전달신호(FPO<2>)로 전달하는 제6 플립플롭(522), 제2 반전펄스신호(FINCB)를 입력받아 제5 전달신호(FPO<2>)를 제6 전달신호(FPO)로 전달하는 제7 플립플롭(523), 제2 펄스신호(FINC)를 입력받아 제6 전달신호(FPO)를 노드(nd51)로 전달하는 제8 플립플롭(524) 및 제6 전달신호(FPO)와 테스트모드신호(TM)를 부정논리곱 연산을 수행하여 제2 전달제어신호(FPOB)를 생성하는 제3 논리부(525)로 구성된다. 여기서, 제2 반전펄스신호(FINCB)는 제2 펄스신호(FINC)를 반전버퍼링한 신호이다. 또한, 제2 제어신호생성부(52)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 턴온되어 제4 내지 제6 전달신호(FPO<1>,FPO<2>,FPO)를 로직로우레벨로 초기화하는 트랜지스터들(N53~N55)을 더 포함한다.
도 11을 참고하여 제어신호생성부(50)에서 제2 리드동작시 생성되는 제1 전달제어신호(RPOB)와 제1 리드동작시 생성되는 제2 전달제어신호(FPOB)의 인에이블시점을 설명하되, 제1 전달제어신호(RPOB)의 인에이블시점과 제2 전달제어신호(FPOB)의 인에이블시점을 나누어 설명하면 다음과 같다.
도 11을 참고하여 제1 전달제어신호(RPOB)의 인에이블시점을 설명하면 다음과 같다.
우선, 제1 제어신호생성부(51)의 제1 리셋부(510)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 노드(nd50)의 신호를 로직하이레벨로 초기화하고, 트랜지스터들(N50~N52)은 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 턴온되어 제1 내지 제3 전달신호(RPO,RPO<1>,RPO<2>)를 로직로우레벨로 초기화한다.
다음으로, 제1 플립플롭(511)은 제1 리드동작에 진입하여 제1 펄스신호(RINC)가 로직로우레벨로 인에이블되는 시점인 t2시점에서 로직하이레벨의 노드(nd50)신호를 제1 전달신호(RPO)로 전달하고, 제3 플립플롭(513)은 로직로우레벨의 제2 전달신호(RPO<1>)를 제3 전달신호(RPO<2>)로 전달한다. 제2 플립플롭(512)은 제1 펄스신호(RINC)가 로직하이레벨로 디스에이블되는 시점인 t3시점에서 로직하이레벨의 제1 전달신호(RPO)를 제2 전달신호(RPO<1>)로 전달하고, 제4 플립플롭(514)은 로직로우레벨의 제3 전달신호(RPO<2>)를 노드(nd50)신호로 전달한다. 이때, 제2 논리부(515)는 로직하이레벨의 테스트모드신호(TM)와 t2시점 이후 로직하이레벨의 제1 전달신호(RPO)를 부정논리곱 연산을 수행하여 로직로우레벨의 제1 전달제어신호(RPOB)를 생성한다.
다음으로, 제1 플립플롭(511)은 제2 리드동작에 진입하여 제1 펄스신호(RINC)가 로직로우레벨로 인에이블되는 시점인 t5시점에서 로직로우레벨의 노드(nd50)신호를 제1 전달신호(RPO)로 전달하고, 제3 플립플롭(513)은 로직하이레벨의 제2 전달신호(RPO<1>)를 제3 전달신호(RPO<2>)로 전달한다. 제2 플립플롭(512)은 제1 펄스신호(RINC)가 로직하이레벨로 디스에이블되는 시점인 t6시점에서 로직로우레벨의 제1 전달신호(RPO)를 제2 전달신호(RPO<1>)로 전달하고, 제4 플립플롭(514)은 로직하이레벨의 제3 전달신호(RPO<2>)를 노드(nd50)신호로 전달한다. 이때, 제2 논리부(515)는 로직하이레벨의 테스트모드신호(TM)와 t5시점 이후 로직로우레벨의 제1 전달신호(RPO)를 부정논리곱 연산을 수행하여 로직하이레벨의 제1 전달제어신호(RPOB)를 생성한다. 즉, 제1 제어신호생성부(51)는 제2 리드동작에서 로직하이레벨로 인에이블되는 제1 전달제어신호(RPOB)를 생성한다.
도 11을 참고하여 제2 전달제어신호(FPOB)의 인에이블시점을 설명하면 다음과 같다.
우선, 제2 제어신호생성부(52)의 제2 리셋부(520)는 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 노드(nd51)의 신호를 로직하이레벨로 초기화하고, 트랜지스터들(N53~N55)은 파워업구간에서 로직하이레벨로 인에이블되는 리셋신호(RST)를 입력받아 턴온되어 제4 내지 제6 전달신호(FPO<1>,FPO<2>,FPO)를 로직로우레벨로 초기화한다.
다음으로, 제5 플립플롭(521)은 제1 리드동작에 진입하여 제2 펄스신호(FINC)가 로직로우레벨로 인에이블되는 시점인 t1시점에서 로직하이레벨의 노드(nd51)신호를 제4 전달신호(FPO<1>)로 전달하고, 제7 플립플롭(523)은 로직로우레벨의 제5 전달신호(FPO<2>)를 제6 전달신호(FPO)로 전달한다. 제6 플립플롭(522)은 제2 펄스신호(FINC)가 로직하이레벨로 디스에이블되는 시점인 t2시점에서 로직하이레벨의 제4 전달신호(FPO<1>)를 제5 전달신호(FPO<2>)로 전달하고, 제8 플립플롭(524)은 로직로우레벨의 제6 전달신호(FPO)를 노드(nd51)신호로 전달한다. 이때, 제3 논리부(525)는 t1시점 이후 로직하이레벨의 테스트모드신호(TM)와 로직로우레벨의 제6 전달신호(FPO)를 부정논리곱 연산을 수행하여 로직하이레벨의 제2 전달제어신호(FPOB)를 생성한다.
다음으로, 제5 플립플롭(521)은 제2 리드동작에 진입하여 제2 펄스신호(FINC)가 로직로우레벨로 인에이블되는 시점인 t4시점에서 로직로우레벨의 노드(nd51)신호를 제4 전달신호(FPO<1>)로 전달하고, 제7 플립플롭(523)은 로직하이레벨의 제5 전달신호(FPO<2>)를 제6 전달신호(FPO)로 전달한다. 제6 플립플롭(522)은 제2 펄스신호(FINC)가 로직하이레벨로 디스에이블되는 시점인 t5시점에서 로직로우레벨의 제4 전달신호(FPO<1>)를 제5 전달신호(FPO<2>)로 전달하고, 제8 플립플롭(524)은 로직하이레벨의 제6 전달신호(FPO)를 노드(nd51)신호로 전달한다. 이때, 제3 논리부(525)는 로직하이레벨의 테스트모드신호(TM)와 t4시점 이후 로직하이레벨의 제6 전달신호(FPO)를 부정논리곱 연산을 수행하여 로직로우레벨의 제2 전달제어신호(FPOB)를 생성한다. 즉, 제2 제어신호생성부(52)는 제1 리드동작에서 로직하이레벨로 인에이블되는 제2 전달제어신호(FPOB)를 생성한다.
이와 같은 제어신호생성부(50)는 제1 리드동작에서 제2 전달제어신호(FPOB)를 인에이블시키고, 제2 리드동작에서 제1 전달제어신호(RPOB)를 인에이블시킨다.
인에이블신호생성부(60)의 구성을 도 12를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 12를 참고하면, 인에이블신호생성부(60)는 테스트모드에 진입하는 경우 제1 전달제어신호(RPOB)가 인에이블되면 제1 인에이블신호(REN)를 인에이블시키고, 테스트모드에서 벗어나는 경우 제1 및 제2 리드레이턴시신호(RL<3:4>)에 따라 제6 출력시프팅신호(OE<30>) 및 제8 출력시프팅신호(OE<40>) 중 적어도 어느 하나를 제1 인에이블신호(REN)로 전달하는 제1 인에이블신호생성부(61) 및 테스트모드에 진입하는 경우 제2 전달제어신호(FPOB)가 인에이블되면 제2 인에이블신호(FEN)를 인에이블시키고, 테스트모드에서 벗어나는 경우 제1 및 제2 리드레이턴시신호(RL<3:4>)에 따라 제5 출력시프팅신호(OE<25>) 및 제7 출력시프팅신호(OE<35>) 중 적어도 어느 하나를 제2 인에이블신호(FEN)로 전달하는 제2 인에이블신호생성부(62)로 구성된다.
좀더 구체적으로 제1 인에이블신호생성부(61)는 제1 리드레이턴시신호(RL<3>)가 입력되는 경우 제6 출력시프팅신호(OE<30>)를 노드(nd60)로 전달하는 제5 전달부(610), 제2 리드레이턴시신호(RL<4>)가 입력되는 경우 제8 출력시프팅신호(OE<40>)를 노드(nd60)로 전달하는 제6 전달부(611) 및 노드(nd60)의 신호와 제1 전달제어신호(RPOB)를 논리곱 연산을 수행하여 제1 인에이블신호(REN)를 생성하는 제4 논리부(612)로 구성된다. 제2 인에이블신호생성부(62)는 제1 리드레이턴시신호(RL<3>)가 입력되는 경우 제5 출력시프팅신호(OE<25>)를 노드(nd61)로 전달하는 제7 전달부(620), 제2 리드레이턴시신호(RL<4>)가 입력되는 경우 제7 출력시프팅신호(OE<35>)를 노드(nd61)로 전달하는 제8 전달부(621) 및 노드(nd61)의 신호와 제2 전달제어신호(FPOB)를 논리곱 연산을 수행하여 제2 인에이블신호(FEN)를 생성하는 제5 논리부(622)로 구성된다.
내부클럭생성부(70)의 구성을 도 13을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 13을 참고하면, 내부클럭생성부(70)는 제2 인에이블신호(FEN)가 인에이블되는 구간 동안 외부클럭(CLK)의 라이징엣지에 동기 된 제1 내부클럭(RCLKN)을 생성하는 제1 내부클럭생성부(71) 및 제1 인에이블신호(REN)가 인에이블되는 구간 동안 외부클럭(CLK)의 폴링엣지에 동기 된 제2 내부클럭(FCLKN)을 생성하는 제2 내부클럭생성부(72)로 구성된다.
출력드라이버(80)의 구성을 도 14를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 14를 참고하면, 출력드라이버(80)는 제1 내부클럭(RCLKN)이 입력되는 구간 동안 라이징데이터(RDATA)를 노드(nd80)로 전달하는 제1 전달게이트(T80), 제2 내부클럭(FCLKN)이 입력되는 구간 동안 폴링데이터(FDATA)를 노드(nd80)로 전달하는 제2 전달게이트(T81) 및 노드(nd80)의 신호를 버퍼링하여 DQ패드(DQ)로 출력하는 지연부(81)로 구성된다.
이상 살펴본 바와 같이 구성된 데이터 출력회로의 동작을 도 15를 참고하여 설명하되, 테스트모드에 진입하여 제1 리드동작과 제2 리드동작이 수행되어 DQ패드로 출력되는 데이터 비트들의 출력구간이 외부클럭(CLK)의 한 주기 동안 유지되는 동작을 설명하면 다음과 같다.
우선, 제1 리드동작에서 제2 카운터(30)의 제1 논리부(31)는 테스트모드에 진입하여 로직하이레벨로 인에이블되는 테스트모드신호(TM)와 외부클럭(CLK)을 논리곱연산을 수행하여 제어클럭(ICLK) 및 반전제어클럭(ICLKB)을 생성한다. 제5 레지스터(32)는 제1 리드동작시 인에이블되는 리드동작신호(ERT)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제1 리드시프팅신호(ERT<05>)를 생성하고, 리드동작신호(ERT)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제2 리드시프팅신호(ERT<10>)를 생성한다. 제6 레지스터(33)는 제2 리드시프팅신호(ERT<10>)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제3 리드시프팅신호(ERT<15>)를 생성하고, 제2 리드시프팅신호(ERT<10>)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제4 리드시프팅신호(ERT<20>)를 생성한다. 제7 레지스터(34)는 제4 리드시프팅신호(ERT<20>)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제5 리드시프팅신호(ERT<25>)를 생성하고, 제4 리드시프팅신호(ERT<20>)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제6 리드시프팅신호(ERT<30>)를 생성한다. 제8 레지스터(35)는 제6 리드시프팅신호(ERT<30>)를 제어클럭(ICLK)의 반 주기만큼 지연하여 제7 리드시프팅신호(ERT<35>)를 생성하고, 제6 리드시프팅신호(ERT<30>)를 제어클럭(ICLK)의 한 주기만큼 지연하여 제8 리드시프팅신호(ERT<40>)를 생성한다. 그리고, 제2 카운터(30)는 제2 리드동작에서 제1 리드동작과 동일한 방법으로 제1 내지 제8 리드시프팅신호(ERT<05:40>)를 생성한다.
다음으로, 제1 펄스생성부(41)의 제1 전달부(410)는 제1 리드동작에서 모드레지스터셋(Mode Register Set:MRS)에서 로직하이레벨로 생성되는 제1 리드레이턴시신호(RL<3>)를 입력받아 제6 리드시프팅신호(ERT<30>)를 노드(nd40)로 전달한다. 여기서, 제2 전달부(411)는 제2 리드레이턴시신호(RL<4>)가 로직로우레벨로 생성되므로 제8 리드시프팅신호(ERT<40>)를 노드(nd40)로 전달하지 않는다. 제1 버퍼(IV40)는 노드(nd40)의 신호를 버퍼링하여 제1 펄스신호(RINC)로 출력한다. 그리고, 제1 펄스생성부(41)는 제2 리드동작에서 제1 리드동작과 동일한 방법으로 제1 펄스신호(RINC)를 생성한다. 즉, 제1 펄스신호(RINC)는 제1 리드동작에서 t11~t12구간 동안 로직로우레벨로 인에이블되고, 제2 리드동작에서 t15~t16구간 동안 로직로우레벨로 인에이블된다.
제2 펄스생성부(42)의 제3 전달부(420)는 제1 리드동작에서 모드레지스터셋(Mode Register Set:MRS)에서 로직하이레벨로 생성되는 제1 리드레이턴시신호(RL<3>)를 입력받아 제5 리드시프팅신호(ERT<25>)를 노드(nd41)로 전달한다. 여기서, 제4 전달부(421)는 제2 리드레이턴시신호(RL<4>)가 로직로우레벨로 생성되므로 제7 리드시프팅신호(ERT<35>)를 노드(nd41)로 전달하지 않는다. 제2 버퍼(IV41)는 노드(nd41)의 신호를 버퍼링하여 제2 펄스신호(FINC)로 출력한다. 그리고, 제2 펄스생성부(42)는 제2 리드동작에서 제1 리드동작과 동일한 방법으로 제2 펄스신호(FINC)를 생성한다. 즉, 제2 펄스신호(FINC)는 제1 리드동작에서 t10~t11구간 동안 로직로우레벨로 인에이블되고, 제2 리드동작에서 t14~t15구간 동안 로직로우레벨로 인에이블된다.
다음으로, 제1 제어신호생성부(51)의 제1 플립플롭(511)은 제1 리드동작에 진입하여 제1 펄스신호(RINC)가 로직로우레벨로 인에이블되는 t11시점에 로직하이레벨의 노드(nd50)신호를 제1 전달신호(RPO)로 전달하고, 제3 플립플롭(513)은 로직로우레벨의 제2 전달신호(RPO<1>)를 제3 전달신호(RPO<2>)로 전달한다. 제2 플립플롭(512)은 제1 펄스신호(RINC)가 로직하이레벨로 디스에이블되는 t12시점에 로직하이레벨의 제1 전달신호(RPO)를 제2 전달신호(RPO<1>)로 전달하고, 제4 플립플롭(514)은 로직로우레벨의 제3 전달신호(RPO<2>)를 노드(nd50)신호로 전달한다. 그리고, 제1 플립플롭(511)은 제2 리드동작에 진입하여 제1 펄스신호(RINC)가 로직로우레벨로 인에이이블되는 t15시점에 로직로우레벨의 노드(nd50)신호를 제1 전달신호(RPO)로 전달한다. 이때, 제2 논리부(515)는 로직하이레벨의 테스트모드신호(TM)와 t11~t15 구간 동안 로직하이레벨의 제1 전달신호(RPO)를 부정논리곱 연산을 수행하여 t11~t15 구간 동안 로직로우레벨의 제1 전달제어신호(RPOB)를 생성한다. 즉, 제2 논리부(515)는 제1 리드동작에 진입하여 로직로우레벨로 디스에이블되는 제1 전달제어신호(RPOB)를 생성한다.
다음으로, 제2 제어신호생성부(52)의 제5 플립플롭(521)은 제1 리드동작에 진입하여 제2 펄스신호(FINC)가 로직로우레벨로 인에이블되는 t10시점에 로직하이레벨의 노드(nd51)신호를 제4 전달신호(FPO<1>)로 전달하고, 제7 플립플롭(523)은 로직로우레벨의 제5 전달신호(FPO<2>)를 제6 전달신호(FPO)로 전달한다. 제6 플립플롭(522)은 제2 펄스신호(FINC)가 로직하이레벨로 디스에이블되는 t11시점에 로직하이레벨의 제4 전달신호(FPO<1>)를 제5 전달신호(FPO<2>)로 전달하고, 제8 플립플롭(524)은 로직로우레벨의 제6 전달신호(FPO)를 노드(nd51)신호로 전달한다. 그리고, 제7 플립플롭(523)은 제2 리드동작에 진입하여 제2 펄스신호(FINC)가 로직로우레벨로 인에이블되는 t14시점에 로직하이레벨의 제5 전달신호(FPO<2>)를 제6 전달신호(FPO)로 전달한다. 이때, 제3 논리부(525)는 로직하이레벨의 테스트모드신호(TM)와 t11~t14 구간 동안 로직로우레벨의 제6 전달신호(FPO)를 부정논리곱 연산을 수행하여 t11~t14 구간 동안 로직하이레벨의 제2 전달제어신호(FPOB)를 생성한다. 즉, 제3 논리부(525)는 제1 리드동작에 진입하여 로직하이레벨로 인에이블되는 제2 전달제어신호(FPOB)를 생성한다.
다음으로, 제1 제어신호생성부(51)의 제1 플립플롭(511)은 제2 리드동작에 진입하여 제1 펄스신호(RINC)가 로직로우레벨로 인에이블되는 t15시점에 로직로우레벨의 노드(nd50)신호를 제1 전달신호(RPO)로 전달하고, 제3 플립플롭(513)은 로직하이레벨의 제2 전달신호(RPO<1>)를 제3 전달신호(RPO<2>)로 전달한다. 제2 플립플롭(512)은 제1 펄스신호(RINC)가 로직하이레벨로 디스에이블되는 t16시점에 로직로우레벨의 제1 전달신호(RPO)를 제2 전달신호(RPO<1>)로 전달하고, 제4 플립플롭(514)은 로직하이레벨의 제3 전달신호(RPO<2>)를 노드(nd50)신호로 전달한다. 이때, 제2 논리부(515)는 로직하이레벨의 테스트모드신호(TM)와 t15시점에 로직로우레벨의 제1 전달신호(RPO)를 부정논리곱 연산을 수행하여 t15시점에 로직하이레벨의 제1 제어신호(RPOB)를 생성한다. 즉, 제2 논리부(515)는 제2 리드동작에서 로직하이레벨로 인에이블되는 제1 전달제어신호(RPOB)를 생성한다.
다음으로, 제2 제어신호생성부(52)의 제5 플립플롭(521)은 제2 리드동작에 진입하여 제2 펄스신호(FINC)가 로직로우레벨로 인에이블되는 t14시점에 로직로우레벨의 노드(nd51)신호를 제4 전달신호(FPO<1>)로 전달하고, 제7 플립플롭(523)은 로직하이레벨의 제5 전달신호(FPO<2>)를 제6 전달신호(FPO)로 전달한다. 제6 플립플롭(522)은 제2 펄스신호(FINC)가 로직하이레벨로 디스에이블되는 t15시점에 로직로우레벨의 제4 전달신호(FPO<1>)를 제5 전달신호(FPO<2>)로 전달하고, 제8 플립플롭(524)은 로직하이레벨의 제6 전달신호(FPO)를 노드(nd51)신호로 전달한다. 이때, 제3 논리부(525)는 로직하이레벨의 테스트모드신호(TM)와 t14시점에 로직하이레벨의 제6 전달신호(FPO)를 부정논리곱 연산을 수행하여 t14시점에 로직로우레벨의 제2 전달제어신호(FPOB)를 생성한다. 즉, 제3 논리부(525)는 제2 리드동작에서 로직로우레벨로 디스에이블되는 제2 전달제어신호(FPOB)를 생성한다.
다음으로, 제1 인에이블신호생성부(61)는 제2 리드동작에서 t15시점부터 로직하이레벨로 생성되는 제1 전달제어신호(RPOB)와 t16~t19 구간 동안 로직하이레벨로 생성되는 제6 출력시프팅신호(OE<30>)를 논리곱연산을 수행하여 제1 인에이블신호(REN)를 t16~t19 구간 동안 로직하이레벨로 생성한다. 제2 인에이블신호생성부(62)는 제1 리드동작에서 t11~t14 구간 동안 로직하이레벨로 생성되는 제2 전달제어신호(FPOB)와 t11~t14구간 동안 로직하이레벨로 생성되는 제5 출력시프팅신호(OE<25>)를 논리곱연산을 수행하여 제2 인에이블신호(FEN)를 t11~t14구간 동안 로직하이레벨로 생성한다.
다음으로, 제1 내부클럭생성부(71)는 제1 리드동작에서 제2 인에이블신호(FEN)가 인에이블되는 t11~t14구간 동안 외부클럭(CLK)의 폴링엣지에 동기되어 생성되는 제1 전치클럭(RCLKP)을 버퍼링하여 제1 내부클럭(RCLKN)을 생성하고, 제2 내부클럭생성부(72)는 제2 리드동작에서 제1 인에이블신호(REN)가 인에이블되는 t16~t19구간 동안 외부클럭(CLK)의 라이징엣지에 동기 된 제2 전치클럭(FCLKP)을 버퍼링하여 제2 내부클럭(FCLKN)을 생성한다.
다음으로, 출력드라이버(80)는 제1 내부클럭(RCLKN)의 라이징엣지에 동기 된 라이징데이터(RDATA)의 첫 번째 비트(0)를 외부클럭(CLK)의 한 주기(1tCLK)인 t12~t13구간 동안 DQ패드(DQ)로 출력하고, 라이징데이터(RDATA)의 비트들을 외부클럭(CLK)의 한 주기(1tCLK)구간 동안 DQ패드(DQ)로 순차적으로 출력한다. 또한, 출력드라이버(80)는 제2 내부클럭(FCLKN)의 라이징엣지에 동기 된 폴링데이터(FDATA)의 첫 번째 비트(1)를 외부클럭(CLK)의 한 주기(1tCLK)인 t17~t18구간 동안 DQ패드(DQ)로 출력하고, 폴링데이터(FDATA)의 비트들을 외부클럭(CLK)의 한 주기(1tCLK)구간 동안 DQ패드(DQ)로 순차적으로 출력한다. 즉, 출력드라이버(80)는 제1 리드동작에서 라이징데이터(RDATA) 비트들을 외부클럭(CLK)의 한 주기(1tCLK) 구간 동안 DQ패드(DQ)로 순차적으로 출력하고, 제2 리드동작에서 폴링데이터(FDATA)들을 외부클럭(CLK)의 한 주기(1tCLK) 구간 동안 DQ패드(DQ)로 순차적으로 출력한다.
이상 살펴본 본 실시예의 데이터 출력회로는 제1 리드동작에서 제1 내부클럭을 생성하고, 제2 리드동작에서 제2 내부클럭을 생성한다. 또한, 제1 리드동작에서 라이징데이터의 비트들을 외부클럭의 한 주기(1tCLK) 구간 동안 DQ패드로 순차적으로 출력하고, 제2 리드동작에서 폴링데이터(FDATA)의 비트들을 외부클럭의 한 주기(1tCLK) 구간 동안 DQ패드로 순차적으로 출력한다. 따라서, 데이터 비트를 테스트하기 위한 데이터 유효 윈도우(Data Valid Window)를 외부클럭(CLK)의 한 주기(1tCLK)구간 동안으로 확보할 수 있어 데이터 테스트를 안정적으로 할 수 있다.
10. 출력인에이블신호생성부 11. 구동부
12. 초기화부 20. 제1 카운터
21 ~ 24. 제1 내지 제4 레지스터
30. 제2 카운터 31. 제1 논리부
32 ~ 35. 제 5 내지 제8 레지스터
40. 펄스생성부 41. 제1 펄스생성부
42. 제2 펄스생성부 50. 제어신호생성부
51. 제1 제어신호생성부 52. 제2 제어신호생성부
60. 인에이블신호생성부 61. 제1 인에이블신호생성부
62. 제2 인에이블신호생성부 70. 내부클럭생성부
71. 제1 내부클럭생성부 72. 제2 내부클럭생성부
80. 출력드라이버

Claims (33)

  1. 테스트모드에 진입하여 제1 리드동작 시 발생되는 제1 전달제어신호 및 제2 리드동작 시 발생되는 제2 전달제어신호를 생성하는 제어신호생성부: 및
    상기 제1 및 제2 전달제어신호에 응답하여 제1 및 제2 내부클럭을 생성하기 위한 제1 및 제2 인에이블신호를 생성하는 인에이블신호생성부를 포함하는 데이터 출력회로.
  2. 제 1 항에 있어서, 상기 제어신호생성부는
    파워업구간 이후 리드동작 시 발생되는 제1 펄스신호에 응답하여 인에이블되는 상기 제1 전달제어신호를 생성하는 제1 제어신호생성부; 및
    상기 파워업구간 이후 상기 리드동작 시 발생되는 제2 펄스신호에 응답하여 인에이블되는 상기 제2 전달제어신호를 생성하는 제2 제어신호생성부를 포함하는 데이터 출력회로.
  3. 제 2 항에 있어서, 상기 제1 제어신호생성부는
    상기 파워업구간에서 인에이블되는 리셋신호에 응답하여 제1 노드를 풀업구동하는 제1 리셋부;
    제1 반전펄스신호에 응답하여 상기 제1 노드의 신호를 제1 전달신호로 전달하는 제1 플립플롭;
    상기 제1 펄스신호에 응답하여 상기 제1 전달신호를 제2 전달신호로 전달하는 제2 플립플롭;
    상기 제1 반전펄스신호에 응답하여 상기 제2 전달신호를 제3 전달신호로 전달하는 제3 플립플롭;
    상기 제1 펄스신호에 응답하여 상기 제3 전달신호를 상기 제1 노드로 전달하는 제4 플립플롭; 및
    상기 제1 전달신호와 테스트모드신호를 논리연산하여 상기 제1 전달제어신호를 생성하는 제1 논리부를 포함하는 데이터 출력회로.
  4. 제 3 항에 있어서, 상기 제1 내지 제3 전달신호는 상기 파워업구간에서 디스에이블되는 신호인 데이터 출력회로.
  5. 제 2 항에 있어서, 상기 제2 제어신호생성부는
    상기 파워업구간에서 인에이블되는 상기 리셋신호에 응답하여 제2 노드를 풀업구동하는 제2 리셋부;
    제2 반전펄스신호에 응답하여 상기 제2 노드의 신호를 제4 전달신호로 전달하는 제5 플립플롭;
    상기 제2 펄스신호에 응답하여 상기 제4 전달신호를 제5 전달신호로 전달하는 제6 플립플롭;
    상기 제2 반전펄스신호에 응답하여 상기 제5 전달신호를 제6 전달신호로 전달하는 제7 플립플롭;
    상기 제2 펄스신호에 응답하여 상기 제6 전달신호를 상기 제2 노드로 전달하는 제8 플립플롭; 및
    상기 제6 전달신호와 테스트모드신호를 논리연산하여 상기 제2 전달제어신호를 생성하는 제2 논리부를 포함하는 데이터 출력회로.
  6. 제 5 항에 있어서, 상기 제4 내지 제6 전달신호는 상기 파워업구간에서 디스에이블되는 신호인 데이터 출력회로.
  7. 제 1 항에 있어서,
    리드동작에 진입하여 인에이블되는 리드동작신호에 응답하여 인에이블되고, 버스트랭스 종료시점에 인에이블되는 버스트랭스종료신호에 응답하여 디스에이블되는 출력인에이블신호를 생성하는 출력인에이블신호생성부; 및
    외부클럭에 응답하여 상기 출력인에이블신호를 시프팅시켜 출력시프팅신호를 생성하는 제1 카운터를 더 포함하는 데이터 출력회로.
  8. 제 7 항에 있어서, 상기 출력인에이블신호생성부는
    상기 리드동작신호 및 상기 버스트랭스종료신호에 응답하여 제3 노드를 구동하여 상기 출력인에이블신호를 생성하는 구동부; 및
    파워업구간에서 인에이블되는 리셋신호에 응답하여 상기 제3 노드를 풀다운구동하여 상기 출력인에이블신호를 초기화하는 초기화부를 포함하는 데이터 출력회로.
  9. 제 7 항에 있어서, 상기 제1 카운터는
    상기 외부클럭에 응답하여 상기 출력인에이블신호를 상기 외부클럭의 반 주기만큼 지연하여 제1 출력시프팅신호를 생성하고, 상기 출력인에이블신호를 상기 외부클럭의 한 주기만큼 지연하여 제2 출력시프팅신호를 생성하는 제1 레지스터; 및
    상기 외부클럭에 응답하여 상기 제2 출력시프팅신호를 상기 외부클럭의 반 주기만큼 지연하여 제3 출력시프팅신호를 생성하고, 상기 제2 출력시프팅신호를 상기 외부클럭의 한 주기만큼 지연하여 제4 출력시프팅신호를 생성하는 제2 레지스터를 포함하는 데이터 출력회로.
  10. 제 9 항에 있어서, 상기 인에이블신호생성부는
    상기 테스트모드에 진입하는 경우 상기 제1 전달제어신호가 인에이블되면 인에이블되는 상기 제1 인에이블신호를 생성하고, 상기 테스트모드에서 벗어나는 경우 리드레이턴시신호에 응답하여 상기 제2 및 제4 출력시프팅신호 중 적어도 어느 하나를 상기 제1 인에이블신호로 전달하는 제1 인에이블신호생성부; 및
    상기 테스트모드에 진입하는 경우 상기 제2 전달제어신호가 인에이블되면 인에이블되는 상기 제2 인에이블신호를 생성하고, 상기 테스트모드에서 벗어나는 경우 상기 리드레이턴시신호에 응답하여 상기 제1 및 제3 출력시프팅신호 중 적어도 어느 하나를 상기 제2 인에이블신호로 전달하는 제2 인에이블신호생성부를 포함하는 데이터 출력회로.
  11. 제 10 항에 있어서, 상기 제1 인에이블신호생성부는
    제1 리드레이턴시신호에 응답하여 상기 제2 출력시프팅신호를 제4 노드로 전달하는 제1 전달부;
    제2 리드레이턴시신호에 응답하여 상기 제4 출력시프팅신호를 상기 제4 노드로 전달하는 제2 전달부; 및
    상기 제1 전달제어신호에 응답하여 상기 제4 노드의 신호를 버퍼링하여 상기 제1 인에이블신호를 생성하는 제3 논리부를 포함하는 데이터 출력회로.
  12. 제 11 항에 있어서, 상기 제2 인에이블신호생성부는
    상기 제1 리드레이턴시신호에 응답하여 상기 제1 출력시프팅신호를 제5 노드로 전달하는 제3 전달부;
    상기 제2 리드레이턴시신호에 응답하여 상기 제3 출력시프팅신호를 상기 제5 노드로 전달하는 제4 전달부; 및
    상기 제2 전달제어신호에 응답하여 상기 제5 노드의 신호를 버퍼링하여 상기 제2 인에이블신호를 생성하는 제4 논리부를 포함하는 데이터 출력회로.
  13. 제 7 항에 있어서,
    테스트모드신호에 응답하여 상기 제1 및 제2 리드동작 시 인에이블되는 상기 리드동작신호를 시프팅시켜 리드시프팅신호를 생성하는 제2 카운터;
    리드레이턴시신호에 응답하여 상기 리드시프팅신호를 버퍼링하여 제1 및 제2 펄스신호를 생성하는 펄스생성부;
    상기 제1 및 제2 인에이블신호에 응답하여 상기 외부클럭을 버퍼링하여 상기 제1 및 제2 내부클럭을 생성하는 내부클럭생성부; 및
    상기 제1 내부클럭에 응답하여 라이징데이터를 버퍼링하여 DQ패드를 통해 순차적으로 출력하고, 상기 제2 내부클럭에 응답하여 폴링데이터를 버퍼링하여 상기 DQ패드를 통해 순차적으로 출력하는 출력드라이버를 더 포함하는 데이터 출력회로.
  14. 제 13 항에 있어서, 상기 제2 카운터는
    상기 외부클럭과 상기 테스트모드신호를 논리연산하여 제어클럭 및 반전제어클럭을 생성하는 제5 논리부;
    상기 제어클럭 및 반전제어클럭에 응답하여 상기 리드동작신호를 상기 제어클럭의 반주기만큼 지연하여 제1 리드시프팅신호를 생성하고, 상기 리드동작신호를 상기 제어클럭의 한 주기만큼 지연하여 제2 리드시프팅신호를 생성하는 제3 레지스터; 및
    상기 제어클럭및 반전제어클럭에 응답하여 상기 제2 리드시프팅신호를 상기 제어클럭의 반 주기만큼 지연하여 제3 리드시프팅신호를 생성하고, 상기 제2 리드시프팅신호를 상기 제어클럭의 한 주기만큼 지연하여 제4 리드시프팅신호를 생성하는 제4 레지스터를 포함하는 데이터 출력회로.
  15. 제 14 항에 있어서, 상기 펄스생성부는
    상기 리드레이턴시신호에 응답하여 상기 제2 및 제4 리드시프팅신호 중 적어도 어느 하나를 상기 제1 펄스신호로 생성하는 제1 펄스생성부; 및
    상기 리드레이턴시신호에 응답하여 상기 제1 및 제3 리드시프팅신호 중 적어도 어느 하나를 상기 제2 펄스신호로 생성하는 제2 펄스생성부를 포함하는 데이터 출력회로.
  16. 제 15 항에 있어서, 상기 제1 펄스생성부는
    제1 리드레이턴시신호에 응답하여 상기 제2 리드시프팅신호를 제6 노드로 전달하는 제5 전달부;
    제2 리드레이턴시신호에 응답하여 상기 제4 리드시프팅신호를 상기 제6 노드로 전달하는 제6 전달부; 및
    상기 제6 노드의 신호를 버퍼링하여 상기 제1 펄스신호를 생성하는 제1 버퍼를 포함하는 데이터 출력회로.
  17. 제 16 항에 있어서, 상기 제2 펄스생성부는
    상기 제1 리드레이턴시신호에 응답하여 상기 제1 리드시프팅신호를 제7 노드로 전달하는 제7 전달부;
    상기 제2 리드레이턴시신호에 응답하여 상기 제3 리드시프팅신호를 상기 제7 노드로 전달하는 제8 전달부; 및
    상기 제7 노드의 신호를 버퍼링하여 상기 제2 펄스신호를 생성하는 제2 버퍼를 포함하는 데이터 출력회로.
  18. 제 13 항에 있어서, 상기 내부클럭생성부는
    상기 제2 인에이블신호에 응답하여 상기 외부클럭의 라이징 엣지에 동기 된 상기 제1 내부클럭을 생성하는 제1 내부클럭생성부; 및
    상기 제1 인에이블신호에 응답하여 상기 외부클럭의 폴링 엣지에 동기 된 상기 제2 내부클럭을 생성하는 제2 내부클럭생성부를 포함하는 데이터 출력회로.
  19. 테스트모드에 진입하여 리드동작 시 발생되는 전달제어신호를 생성하는 제어신호생성부: 및
    상기 전달제어신호에 응답하여 내부클럭을 생성하기 위한 인에이블신호를 생성하는 인에이블신호생성부를 포함하는 데이터 출력회로.
  20. 제 19 항에 있어서, 상기 전달제어신호는 파워업구간 이후 상기 리드동작 시 발생되는 펄스신호에 응답하여 인에이블되는 신호인 데이터 출력회로.
  21. 제 19 항에 있어서, 상기 제어신호생성부는
    상기 파워업구간에서 인에이블되는 리셋신호에 응답하여 제1 노드를 풀업구동하는 제1 리셋부;
    반전펄스신호에 응답하여 상기 제1 노드의 신호를 제1 전달신호로 전달하는 제1 플립플롭;
    상기 펄스신호에 응답하여 상기 제1 전달신호를 제2 전달신호로 전달하는 제2 플립플롭;
    상기 반전펄스신호에 응답하여 상기 제2 전달신호를 제3 전달신호로 전달하는 제3 플립플롭;
    상기 펄스신호에 응답하여 상기 제3 전달신호를 상기 제1 노드로 전달하는 제4 플립플롭; 및
    상기 제1 전달신호와 테스트모드신호를 논리연산하여 상기 전달제어신호를 생성하는 제1 논리부를 포함하는 데이터 출력회로.
  22. 제 21 항에 있어서, 상기 제1 내지 제3 전달신호는 상기 파워업구간에서 디스에이블되는 신호인 데이터 출력회로.
  23. 제 19 항에 있어서,
    상기 리드동작에 진입하여 인에이블되는 리드동작신호에 응답하여 인에이블되고, 버스트랭스 종료시점에 인에이블되는 버스트랭스종료신호에 응답하여 디스에이블되는 출력인에이블신호를 생성하는 출력인에이블신호생성부; 및
    외부클럭에 응답하여 상기 출력인에이블신호를 시프팅시켜 출력시프팅신호를 생성하는 제1 카운터를 더 포함하는 데이터 출력회로.
  24. 제 23 항에 있어서, 상기 출력인에이블신호생성부는
    상기 리드동작신호 및 상기 버스트랭스종료신호에 응답하여 제2 노드를 구동하여 상기 출력인에이블신호를 생성하는 구동부; 및
    파워업구간에서 인에이블되는 리셋신호에 응답하여 상기 제2 노드를 풀다운구동하여 상기 출력인에이블신호를 초기화하는 초기화부를 포함하는 데이터 출력회로.
  25. 제 23 항에 있어서, 상기 제1 카운터는
    상기 외부클럭에 응답하여 상기 출력인에이블신호를 상기 외부클럭의 반 주기만큼 지연하여 제1 출력시프팅신호를 생성하고, 상기 출력인에이블신호를 상기 외부클럭의 한 주기만큼 지연하여 제2 출력시프팅신호를 생성하는 제1 레지스터; 및
    상기 외부클럭에 응답하여 상기 제2 출력시프팅신호를 상기 외부클럭의 반 주기만큼 지연하여 제3 출력시프팅신호를 생성하고, 상기 제2 출력시프팅신호를 상기 외부클럭의 한 주기만큼 지연하여 제4 출력시프팅신호를 생성하는 제2 레지스터를 포함하는 데이터 출력회로.
  26. 제 25 항에 있어서, 상기 인에이블신호는 상기 테스트모드에 진입하는 경우 상기 전달제어신호가 인에이블되면 인에이블되는 신호인 데이터 출력회로.
  27. 제 26 항에 있어서, 상기 인에이블신호는 상기 테스트모드에서 벗어나는 경우 리드레이턴시신호에 응답하여 상기 제2 및 제4 출력시프팅신호 중 적어도 어느 하나가 전달되는 신호인 데이터 출력회로.
  28. 제 25 항에 있어서, 상기 인에이블신호생성부는
    제1 리드레이턴시신호에 응답하여 상기 제2 출력시프팅신호를 제3 노드로 전달하는 제1 전달부;
    제2 리드레이턴시신호에 응답하여 상기 제4 출력시프팅신호를 상기 제3 노드로 전달하는 제2 전달부; 및
    상기 전달제어신호에 응답하여 상기 제3 노드의 신호를 버퍼링하여 상기 인에이블신호를 생성하는 제2 논리부를 포함하는 데이터 출력회로.
  29. 제 23 항에 있어서,
    테스트모드신호에 응답하여 상기 리드동작신호를 시프팅시켜 리드시프팅신호를 생성하는 제2 카운터;
    리드레이턴시신호에 응답하여 상기 리드시프팅신호를 버퍼링하여 펄스신호를 생성하는 펄스생성부;
    상기 인에이블신호에 응답하여 상기 외부클럭을 버퍼링하여 상기 내부클럭을 생성하는 내부클럭생성부; 및
    상기 내부클럭에 응답하여 라이징데이터를 버퍼링하여 DQ패드를 통해 순차적으로 출력하는 출력드라이버를 더 포함하는 데이터 출력회로.
  30. 제 29 항에 있어서, 상기 제2 카운터는
    상기 외부클럭과 상기 테스트모드신호를 논리연산하여 제어클럭 및 반전제어클럭을 생성하는 제3 논리부;
    상기 제어클럭 및 반전제어클럭에 응답하여 상기 리드동작신호를 상기 제어클럭의 반주기만큼 지연하여 제1 리드시프팅신호를 생성하고, 상기 리드동작신호를 상기 제어클럭의 한 주기만큼 지연하여 제2 리드시프팅신호를 생성하는 제3 레지스터; 및
    상기 제어클럭 및 반전제어클럭에 응답하여 상기 제2 리드시프팅신호를 상기 제어클럭의 반 주기만큼 지연하여 제3 리드시프팅신호를 생성하고, 상기 제2 리드시프팅신호를 상기 제어클럭의 한 주기만큼 지연하여 제4 리드시프팅신호를 생성하는 제4 레지스터를 포함하는 데이터 출력회로.
  31. 제 30 항에 있어서, 상기 펄스신호는 상기 리드레이턴시신호에 응답하여 상기 제2 및 제4 리드시프팅신호 중 적어도 어느 하나가 전달되는 신호인 데이터 출력회로.
  32. 제 31 항에 있어서, 상기 펄스생성부는
    제1 리드레이턴시신호에 응답하여 상기 제2 리드시프팅신호를 제4 노드로 전달하는 제3 전달부;
    제2 리드레이턴시신호에 응답하여 상기 제4 리드시프팅신호를 상기 제4 노드로 전달하는 제4 전달부; 및
    상기 제4 노드의 신호를 버퍼링하여 상기 펄스신호를 생성하는 제1 버퍼를 포함하는 데이터 출력회로.
  33. 제 29 항에 있어서, 상기 내부클럭은 상기 인에이블신호의 인에이블구간 동안 상기 외부클럭의 라이징 엣지에 동기 되어 생성되는 데이터 출력회로.
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