DE19963497B4 - SDRAM und Verfahren für die Durchführung von Datenleseoperationen in einem DDR-SDRAM - Google Patents

SDRAM und Verfahren für die Durchführung von Datenleseoperationen in einem DDR-SDRAM Download PDF

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Abstract

Synchroner, dynamischer, wahlfrei adressierbarer Speicher, nachfolgend SDRAM genannt, mit doppelter Datenrate, nachfolgend DDR genannt, der umfasst: einen Speicherzellenkernschaltkreis für den gleichzeitigen Zugriff auf erste und zweite Speicherzellen und für das Vorauslesen der in den ersten und zweiten Speicherzellen gespeicherten Daten, wobei die ersten und zweiten Speicherzellen jeweils erste bzw. zweite Bitdaten speichern; gekennzeichnet dadurch, dass das DDR-SDRAM weiter umfasst: eine Signalgeneratoreinrichtung zur Erzeugung von Signalen, um die ersten und zweiten Bitdaten mit der ansteigenden Flanke und der abfallenden Flanke eines Taktes zu synchronisieren und um die Herausgabereihenfolge der ersten und zweiten Bitdaten zu steuern, wobei die Signalgeneratoreinrichtung eine Zählsignalgeneratoreinrichtung (108) umfasst, die ein erstes Zählsignal an der steigenden Taktflanke eines einzelnen Taktzyklusses erzeugt und ein zweites Zählsignal an der fallenden Taktflanke erzeugt, wobei die Zählsignalgeneratoreinrichtung (108) das erste oder das zweite Zählsignal in Reaktion auf ein erstes Steuerungssignal aktiviert und das aktivierte Zählsignal ausgibt,...

Description

  • Feld der Erfindung
  • Die vorliegende Erfindung bezieht sich auf einen synchronen, dynamischen Speicher mit wahlweisem Zugriff (SDRAM) und doppelter Datenrate (DDR) und ein Verfahren für die Durchführung einer Datenleseoperation in dem DDR-SDRAM.
  • Beschreibung des Stands der Technik
  • Allgemein wurde ein konventionelles, synchrones, dynamisches RAM (SDRAM) verwendet, das mit einem externen Systemtakt synchronisiert ist, um die Betriebsgeschwindigkeit eines dynamischen Speichers mit wahlweisem Zugriff (DRAM) zu verbessern. Zuletzt wurde zur weiteren Verbesserung der Betriebsgeschwindigkeit ein Konzept für einen synchronen Speicher mit wahlweisem Zugriff (SDRAM) und doppelter Rate (DDR) vorgeschlagen. Ein konventionelles SDRAM verwendet nur die ansteigende Flanke eines Taktes, während das DDR-SDRAM sowohl die ansteigende Flanke als auch die abfallende Flanke des Taktes verwendet.
  • Jedoch führt ein in dem DRAM oder SDRAM verwendeter konventioneller Apparat für die Durchführung einer Datenleseoperation eine Datenleseoperation nicht an den beiden Flanken in dem DDR-SDRAM durch. Deshalb wird dringend ein Apparat für die Durchführung einer Datenleseoperation in einem DDR-SDRAM benötigt, der in der Lage ist, Daten sowohl an der ansteigenden Flanke als auch an der abfallenden Flanke des Taktes herauszugeben.
  • Dokument „A 220 mm2, Four-and-Eight-Bank, 256 MB SDRAM with Single-Sided Stitched WL Architecture” von Kirihata et al, IEEE Journal of Solid-State Circuits, Vol. 33, No. 11, November 1998 S. 1799 ff beschreibt ein 220 mm2 grosses 256 MB SDRAM Speichermodul mit einseitiger steppkontaktierter Wortleitung, wobei asymmetrische Blockaktivierung und gemeinsame Zeilendekoder zum Einsatz kommen. Der Speicherchip besteht aus 16 × 16 MB Modulen. Zwei der 16 MB Einheiten ergeben zusammen ein 32 MB Doppelmodul und sind einem Zeilendekoder zugewiesen. Verwendet wird ein Pipeline Schema mit Adressinkrementierung mit 2 Bit Vorauslese-Erhöhungsschritten, das die Adresse für fortlaufendes Auslesen erhöht. Bei diesem Schema werden gleichzeitig 2 Bits mit nicht inkrementierter Adresse ausgelesen und 2 Bits mit inkrementierter Adresse. Dafür ist ein Speicherzellenfeld für die nicht inkrementierten Adressen (ungerades Feld) sowie eines für inkrementierte Adressen (gerades Feld) nötig. Zwei logische 8 MB Speicherfelder innerhalb einer physikalischen 16 MB Einheit resultieren in Impulsfrequenzen bis zu 200 MHZ für einfache Datenrate unter Verwendung eines vier bzw. acht Speicherbankaufbaus. Im Dokument wird ferner ein Testmodus erwähnt, wobei der Speicherchip unter Erhöhung der internen Taktrate mit beiden Taktflanken arbeitet, was eine DDR-SDRAM-Funktionalität simuliert. Dabei wurden Adresszugriffszeiten von 13,5 ns erreicht.
  • Ein weiterer 256 MB SDRAM Speicherchip wird im Dokument „A 2,5 ns Clock Access, 250 MHZ, 256 MB SDRAM with Synchronous Mirror Delay” von Saeki et al, IEEE Journal of Solid-State Circuits, Vol. 31, No. 11, November 1996 S. 1656 ff beschrieben, das ein Vorauslese-Pipeline-Schema mit FIFO Pufferung und einem Parallel-Seriell-Konverter für einen 250 MHZ Taktfrequenz Betrieb verwendet. Zusätzlich kommt eine SMD-Schaltung zum Einsatz, die eine Taktzugriffszeit von 2,5 ns sowie niedrigen Ruhestromverbrauch erlaubt. Das Dokument beschreibt, dass das Vorausleseprinzip mit dem Pipeline-Schema kombiniert wurde und somit ein Vorauslese-Pipline-Schema entstand, das gleichzeitig Daten verschiedener Datenbusse parallel ausliest und unter Verwendung der Parallel-Seriell-Konverters als sequentiellen Datenstrom ausgibt.
  • Zusammenfassung der Erfindung
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung sowie ein Verfahren für die Durchführung einer Datenleseoperation in einem DDR-SDRAM vorzusehen, die/das in der Lage ist, zwei Daten innerhalb eines Taktes durch Verwendung von Zwei-Bit-Vorauslese- und Pipeline-Schemata effizient auszugeben.
  • Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Weitere vorteilhafte Ausgestaltungen ergeben sich durch den Gegenstand der abhängigen Ansprüche.
  • Kurze Beschreibung der Zeichnungen
  • Die obigen und andere Ziele und Merkmale der jetzigen Erfindung werden offensichtlicher werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den begleitenden Zeichnungen, in denen:
  • 1 ein Zeitablaufdiagramm einer Datenleseoperation in einem DDR-SDRAM zeigt; und
  • 2 ein Blockdiagramm eines Apparats für die Durchführung einer Datenleseoperation in einem DDR-SDRAM nach der vorliegenden Erfindung darstellt.
  • Genaue Beschreibung der Erfindung
  • Mit Bezug auf 1 wird ein Zeitablaufdiagramm bei einer Datenleseoperation in einem DDR-SDRAM gezeigt. Zuerst bedeutet der Begriff ”Spaltenadressenstrobe-Latenzwert” (CAS, column address strobe) die Anzahl der Takte, die benötigt werden bis Daten an einem Zeitpunkt herausgegeben werden, wenn ein Lesekommando herausgegeben worden ist. Auch bedeutet der Begriff ”Bündellängenwert” (burst length value) die Anzahl der aufeinander folgenden Daten. Wie gezeigt ist der Spaltenadressenstrobe-Latenzwert gleich zwei und der Bündellängenwert ist vier. Wenn Daten aus dem DDR-SDRAM ausgelesen werden, sollten die Daten an der ansteigenden Flanke und an der abfallenden Flanke eines Taktes als Reaktion auf einen Freigabezustand eines Datenstrobesignals DQS herausgegeben werden. Ein konventionelles SDRAM verwendet nur eine ansteigende Flanke eines Taktes, während das DDR-SDRAM sowohl die ansteigende Flanke als auch die abfallende Flanke des Taktes verwendet. Dementsprechend kann das DDR-SDRAM eine höhere Geschwindigkeit verwirklichen.
  • Mit Bezug auf 2 wird ein Apparat für eine Datenleseoperation in einem DDR-SDRAM nach der vorliegenden Erfindung gezeigt. Wie gezeigt, wird ein Speicherzellenfeld in einen geradzahligen Zellenfeldblock 101 und einen ungeradzahligen Zellenfeldblock 102 unterteilt. Der geradzahlige Zellenfeldblock 101 greift auf eine geradzahlige Speicherzelle (nicht gezeigt) zu und liest geradzahlige Daten der geradzahligen Speicherzelle im Voraus, wobei der geradzahlige Zellenfeldblock 101 die geradzahlige Speicherzelle enthält. Der ungeradzahlige Zellenfeldblock 102 greift auf eine ungeradzahlige Speicherzelle (nicht gezeigt) zu und liest ungeradzahlige Daten der ungeradzahligen Speicherzelle im Voraus, wobei der ungeradzahlige Zellenfeldblock 102 die ungeradzahlige Speicherzelle enthält.
  • Ein Leseverstärker 103a liest und verstärkt die geradzahligen Daten, die durch den geradzahligen Zellenfeldblock 101 vorausgelesen wurden. Ein Leseverstärker 103b liest und verstärkt die ungeradzahligen Daten, die durch den ungeradzahligen Zellenfeldblock 102 vorausgelesen wurden. Die Leseverstärker 103a und 103b lesen und verstärken die geradzahligen bzw. ungeradzahligen Daten gleichzeitig.
  • Eine globale Eingabe-/Ausgabeleitung ist in eine globale Eingabe-/Ausgabeleitung GIO_EVEN und in eine globale Eingabe-/Ausgabeleitung GIO_ODD unterteilt. Die globale Eingabe-/Ausgabeleitung GIO_EVEN überträgt die geradzahligen Daten, die durch den Leseverstärker 103a gelesen und verstärkt wurden. Die globale Eingabe-/Ausgabeleitung GIO_ODD überträgt die ungeradzahligen Daten, die durch den Leseverstärker 103b gelesen und verstärkt wurden.
  • Eine Pipeline-Halteeinrichtung 104 hält die geradzahligen und die ungeradzahligen Daten, die von den globalen Eingabe-/Ausgabeleitungen GIO_EVEN und GIO_ODD übertragen wurden.
  • Ein Steuerungssignalgenerator 107 empfängt ein Adressensignal von einem Adressenpuffer 105 und ein Lesesignal READ von einem Kommandodecoder 106. Der Steuerungssignalgenerator 107 erzeugt ein Steuerungssignal SOSEB_READ, um eine Priorität der geradzahligen und ungeradzahligen Daten zu bestimmen, die als Reaktion auf das Adressensignal und das Lesekommandosignal READ herausgegeben wurden. Die Priorität der geradzahligen und der ungeradzahligen Daten bestimmt eine Herausgabereihenfolge der geradzahligen und der ungeradzahligen Daten. Die Priorität der geradzahligen und ungeradzahligen Daten wird durch das Adressensignal bestimmt.
  • Ein Zählsignalgenerator 108 erzeugt die Zählsignale PCNT_EVEN und PCNT_ODD als Reaktion auf das Lesekommando READ, das Steuerungssignal SOSEB_READ, ein CAS-Wartezeitsignal CL, ein Taktsignal CLK und ein Taktverzögerungs-PLL-Signal CLK_DLL, wobei das CAS-Wartezeitsignal CL, das Taktsignal CLK und das Taktverzögerungs-PLL-Signal CLK_DLL von einem externen Schaltkreis (nicht gezeigt) zugeführt werden. Der Zählsignalgenerator 108 erzeugt das Zählsignal PCNT_EVEN an einer ansteigenden Flanke eines Taktes. Ferner erzeugt der Zählsignalgenerator 108 das Zählsignal PCNT_ODD an einer absteigenden Flanke eines Taktes. Der Zählsignalgenerator 108 aktiviert eines der Zählsignale PCNT_EVEN und PCNT_ODD als Reaktion auf das Steuerungssignal SOSEB_READ.
  • Ein Steuerungssignalgenerator 109 erkennt, ob die globalen Eingabe-/Ausgabeleitungen GIO_EVEN und GIO_ODD als Reaktion auf das Lesekommando READ, das CAS-Wartezeitsignal CL, das Taktsignal und das Taktverzogerungs-PLL-Signal CLK_DLL mit den geradzahligen Daten und den ungeradzahligen Daten geladen sind. Dann erzeugt der Steuerungssignalgenerator 109 ein Steuerungssignal PDEL.
  • Die Pipeline-Halteeinrichtung 104 gibt die geradzahligen und die ungeradzahligen Daten als Reaktion auf das aktivierte Signal zwischen den Zählsignalen PCNT_EVEN und PCNT_ODD und dem Steuerungssignal PDEL heraus.
  • Ein Datenausgabetreiber 110 gibt die von der Pipeline-Halteeinrichtung 104 herausgegebenen geradzahligen und ungeradzahligen Daten nacheinander aus.
  • Dementsprechend ist das DDR-SDRAM nach der vorliegenden Erfindung in der Lage, geradzahlige und ungeradzahlige Daten innerhalb eines Taktes wirkungsvoll herauszugeben durch gleichzeitigen Zugriff der zwei Speicherzellen und durch Vorauslesen der geradzahligen und der ungeradzahligen Daten, die in den zwei Speicherzellen gespeichert sind, durch Erzeugen von Signalen, um die geradzahligen und ungeradzahligen Daten mit der ansteigenden Flanke und der abfallenden Flanke eines Taktes zu synchronisieren und die Herausgabe der geradzahligen und ungeradzahligen Daten zu steuern, und die geradzahligen und ungeradzahligen Daten als Reaktion auf die erzeugten Signale herauszugeben.

Claims (12)

  1. Synchroner, dynamischer, wahlfrei adressierbarer Speicher, nachfolgend SDRAM genannt, mit doppelter Datenrate, nachfolgend DDR genannt, der umfasst: einen Speicherzellenkernschaltkreis für den gleichzeitigen Zugriff auf erste und zweite Speicherzellen und für das Vorauslesen der in den ersten und zweiten Speicherzellen gespeicherten Daten, wobei die ersten und zweiten Speicherzellen jeweils erste bzw. zweite Bitdaten speichern; gekennzeichnet dadurch, dass das DDR-SDRAM weiter umfasst: eine Signalgeneratoreinrichtung zur Erzeugung von Signalen, um die ersten und zweiten Bitdaten mit der ansteigenden Flanke und der abfallenden Flanke eines Taktes zu synchronisieren und um die Herausgabereihenfolge der ersten und zweiten Bitdaten zu steuern, wobei die Signalgeneratoreinrichtung eine Zählsignalgeneratoreinrichtung (108) umfasst, die ein erstes Zählsignal an der steigenden Taktflanke eines einzelnen Taktzyklusses erzeugt und ein zweites Zählsignal an der fallenden Taktflanke erzeugt, wobei die Zählsignalgeneratoreinrichtung (108) das erste oder das zweite Zählsignal in Reaktion auf ein erstes Steuerungssignal aktiviert und das aktivierte Zählsignal ausgibt, und eine Pipeline-Halteeinrichtung (104) für das Halten der ersten und zweiten Bitdaten, die von dem Speicherzellenkernschaltkreis vorausgelesen wurden, und für die Herausgabe der ersten und zweiten Bitdaten in Reaktion auf das durch die Zählsignalgeneratoreinrichtung (108) ausgegebene, aktivierte Zählsignal.
  2. DDR-SDRAM nach Anspruch 1, dadurch gekennzeichnet, dass der Speicherzellenkernschaltkreis ferner umfasst: einen ersten Zellenfeldblock (101, 102) für den Zugriff auf die erste Speicherzelle und für das Vorauslesen der in der ersten Speicherzelle gespeicherten ersten Bitdaten, wobei der erste Zellenfeldblock (101, 102) die erste Speicherzelle enthält; einen zweiten Zellenfeldblock (101, 102) für den Zugriff auf die zweite Speicherzelle und für das Vorauslesen der in der zweiten Speicherzelle gespeicherten zweiten Bitdaten, wobei der zweite Zellenfeldblock (101, 102) die zweite Speicherzelle enthält; einen ersten Leseverstärker (103a, 103b) für das Lesen und Verstärken der ersten, durch den ersten Zellenfeldblock (101, 102) vorausgelesenen Bitdaten; und einen zweiten Leseverstärker (103a, 103b) für das Lesen und Verstärken der zweiten, durch den zweiten Zellenfeldblock (101, 102) vorausgelesenen Bitdaten.
  3. DDR-SDRAM nach Anspruch 2, dadurch gekennzeichnet, dass es ferner umfasst: eine erste globale Eingabe-/Ausgabeleitung für die Übertragung der ersten Bitdaten von dem Speicherzellenkernschaltkreis zu der Pipeline-Halteeinrichtung (104); und eine zweite globale Eingabe-/Ausgabeleitung für die Übertragung der zweiten Bitdaten von dem Speicherzellenkernschaltkreis zu der Pipeline-Halteeinrichtung (104).
  4. DDR-SDRAM nach Anspruch 3, dadurch gekennzeichnet, dass die Zählsignalgeneratoreinrichtung (108) angepasst ist, das erste oder das zweite Zählsignal in Reaktion auf das erste Steuerungssignal, ein CAS-Wartezeitsignal, den Takt und ein Takt-DLL-Signal zu aktivieren; wobei die Signalgeneratoreinrichtung ferner umfasst: eine erste Steuerungssignalgeneratoreinrichtung (107), die angepasst ist, das erste Steuerungssignal zu erzeugen, um eine Priorität der in Reaktion auf ein Adressensignal und ein Lesekommando herausgegebenen ersten und zweiten Bitdaten zu bestimmen, wobei die Priorität der ersten und zweiten Bitdaten die Herausgabereihenfolge der ersten und zweiten Bitdaten bestimmt; und eine zweite Steuerungssignalgeneratoreinrichtung (109), die angepasst ist, in Reaktion auf das Lesekommando, das CAS-Wartezeitsignal, den Takt und das Takt-DLL-Signal zu erkennen, ob die globalen Eingabe-/Ausgabeleitungen mit den ersten bzw. zweiten Bitdaten geladen sind, und ferner angepasst ist, ein zweites Steuerungssignal zu erzeugen und an die Pipeline-Halteeinrichtung (104) auszugeben.
  5. DDR-SDRAM nach Anspruch 4, dadurch gekennzeichnet, dass die Pipeline-Halteeinrichtung (104) die durch den Speicherzellenkernschaltkreis vorausgelesenen ersten und zweiten Bitdaten hält und die ersten und zweiten Bitdaten in Reaktion auf das zweite Steuerungssignal und das aktivierte Zählsignal herausgibt.
  6. DDR-SDRAM nach Anspruch 4, dadurch gekennzeichnet, dass die Priorität der ersten und zweiten Bitdaten durch das Adressensignal bestimmt wird.
  7. DDR-SDRAM nach Anspruch 1, gekennzeichnet durch ferner eine Vorrichtung (110) zur Ausgabe der von der Pipeline-Halteeinrichtung (104) herausgegebenen ersten und zweiten Bitdaten.
  8. Verfahren zur Durchführung einer Datenleseoperation in einem synchronen, dynamischen, wahlfrei adressierbaren Speicher (SDRAM) mit doppelter Datenrate (DDR), das folgende Schritte umfasst: a) gleichzeitiges Zugreifen auf zwei Speicherzellen und Vorauslesen der in den zwei Speicherzellen gespeicherten Daten, wobei die zwei Speicherzellen erste bzw. zweite Bitdaten speichern; gekennzeichnet durch b) Halten der ersten und zweiten Bitdaten; c) Erzeugen von Signalen, um die ersten und zweiten Bitdaten mit der ansteigenden Flanke und der abfallenden Flanke eines Taktes zu synchronisieren, und um die Herausgabereihenfolge der ersten und zweiten Bitdaten zu steuern, wobei der Schritt des Erzeugens von Signalen das Erzeugen eines ersten Zählsignals an der steigenden Flanke eines Taktes und das Erzeugen eines zweiten Zählsignals an der fallenden Taktflanke sowie das Aktivieren und Ausgeben des ersten oder des zweiten Zählsignals in Reaktion auf ein erstes Steuerungssignal umfasst; und d) Herausgeben der ersten und zweiten Bitdaten in Reaktion auf das ausgegebene, aktivierte Zählsignal.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass Schritt a) ferner die folgenden Schritte umfasst: a1) gleichzeitiges Zugreifen auf die zwei Speicherzellen und Vorauslesen der in den zwei Speicherzellen gespeicherten ersten und zweiten Bitdaten; und a2) Lesen und Verstärken der vorausgelesenen ersten und zweiten Bitdaten.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass in Schritt c) die ersten und zweiten Zählsignale in Reaktion auf das erste Steuerungssignal, ein CAS-Wartezeitsignal, den Takt und ein Takt-DLL-Signal erzeugt werden, wobei Schritt c) ferner die folgenden Schritte umfasst: c1) Erzeugen des ersten Steuerungssignals, um eine Priorität der in Reaktion auf ein Adressensignal und ein Lesekommando herausgegebenen ersten und zweiten Bitdaten zu bestimmen, wobei die Priorität der ersten und zweiten Bitdaten die Herausgabereihenfolge der ersten und zweiten Bitdaten bestimmt; c2) Erkennen, ob die globalen Eingabe-/Ausgabeleitungen mit den ersten bzw. zweiten Bitdaten geladen sind, in Reaktion auf das Lesekommando, das CAS-Wartezeitsignal, den Takt und das Takt-DLL-Signal; und c3) Erzeugen eines zweiten Steuerungssignals.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass in Schritt d) das Herausgeben der ersten und zweiten Bitdaten in Reaktion auf das aktivierte Zählsignal und das zweite Steuerungssignal erfolgt.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass in Schritt c1) die Priorität der ersten und zweiten Bitdaten durch das Adressensignal bestimmt wird.
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