JP2015115087A - データ処理用の方法、機器、および装置 - Google Patents

Abstract

【課題】 データ処理用の方法、機器、および装置を提供する。【解決手段】 一実施形態は、データ処理するための方法であって、データ・ビットの各セルについての電気的変数を決定するステップと、各電気的変数を時間領域に変換するステップと、変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてのブランク状態を決定するステップとを含む方法に関する。【選択図】 図１

Description

本開示の実施形態は、差動読取りを用いたメモリのデータ・ビット（少なくともビット当たり２つのセル）のブランク検出に関する。

２０１２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ ２０１２／ＳＥＳＳＩＯＮ ２５／ＮＯＮ−ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＳＯＬＵＴＩＯＮＳ／２５．４、４２８〜４３０頁

第１の実施形態は、データ・ビットの各セルにおける電気的変数を決定するステップと、各電気的変数を時間領域に変換するステップとを含む、データ処理用の方法に関する。この方法はさらに、変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてブランク状態を決定するステップを含む。

第２の実施形態は、差動読取りメモリを備える装置に関し、各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルは、トルー・セルおよびコンプリメント・セルである。この装置はまた、トルー・セルの電流をトルー・セルの電圧に変換し、コンプリメント・セルの電流をコンプリメント・セルの電圧に変換するように構成された電流／電圧変換段と、トルー・セルの電圧をトルー・セルの時間領域信号に変換し、コンプリメント・セルの電圧をコンプリメント・セルの時間領域信号に変換するように構成された電圧／時間変換段とを備える。この装置はさらに、トルー・セルの時間領域信号とコンプリメント・セルの時間領域信号とを比較し、トルー・セルの時間領域信号およびコンプリメント・セルの時間領域信号と時間領域基準信号とを比較することにより、データ・ビットのブランク状態を決定するように構成された時間比較器を備える。

第３の実施携形態は、データ処理用の装置に関し、具体的には、少なくとも１つのデータ・ビットのブランク状態を決定するための装置に関する。この装置は、データ・ビットの各セルについての電気的変数を決定するための手段と、各電気的変数を時間領域に変換するための手段と、変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてのブランク状態を決定するための手段とを備える。

各図面を参照しながら、実施形態を示して説明する。各図面は、基本原理を示す働きをするので、したがって、この基本原理を理解するのに必要な態様だけを示す。各図面は、縮尺通りではない。各図面において、同じ参照文字は同様の機能を表す。

相補的な検知方式を示す。 時間領域の相補的な検知方式を利用する例示的な図を示す。 図２の図に基づく例示的な回路を示す。 それぞれ、図３に示した回路に基づくタイミング図を示す。 ブランク検出用の追加回路を備える時間領域の相補的な検知方式を有するブロック図を示す。 図５の図に基づく例示的な回路を示す。 どのようにして基準電流が基準信号（ｒｅｆ＿ｓｔｒｏｂｅ）に変換されるのかを可視化するユニットを有する、図６に示すブロック図に基づく代替回路を示す。 それぞれ、図７に示した回路に基づくタイミング図を示す。

不揮発性メモリ（ＮＶＭ）において差動読取りを導入すると、たとえば、書込み／消去サイクルの回数が多くなった後でも信頼性が改善するが、データ・ビット当たり（少なくとも）２つのＮＶＭセル（セル・ペアとも呼ばれる）が必要となる。

したがって、メモリの２つの関連したＮＶＭセルは、相補的情報を記憶してもよく、すなわち、逆の状態を有する。コンプリメント・セル状態のビットのみが首尾よく復号化できる。すなわち、データの復号化を首尾よく実行できるようにするには、セル・ペアの２つのセルのうちの一方が書込み状態にあり、もう一方のセルが消去状態になければならない。

しかし、いくつかのデータ・ビットを含み、それぞれが２つのメモリ・セルによって表されるページを消去すると、結果として、両方のセルが消去状態いわゆる「ブランク状態」になるという状態に陥る。したがって、消去動作の後、このセル・ペアにおけるデータ・ビットは、また定義されていない。このようなセル・ペアを読み取ると、予測不可能な結果になるか、または読取り動作を繰り返すことで結果が変化することにもなりかねない。

したがって、ソフトウェアがブランク状態を読み取る場合、このような読取り動作の結果は予測不可能である。したがって、セルのペアがこのようなブランク状態にあるかどうかソフトウェアが判定するためには、追加対策が必要になることがある。

差動読取りの利点を失うことなく、また、アナログ領域での著しい領域増加および複雑な動作（電流比較器または電圧比較器）を予防することなく、ブランク状態の読取り値をどのように検出するかという問題を、具体的に提示される解決策が解決する。

具体的に説明するこの解決策は、ビット・アーキテクチャ、たとえばアレイ・アーキテクチャすなわちアレイ構造当たりの２つのセルの読取り動作（「センシング」とも呼ばれる）に言及しており、２つのセルは差動セルであり、すなわち一方のセルがトルー・セルと見なされ、もう一方のセルがコンプリメント・セルと見なされる。

標準の読取り（検知）モードでは、２つのセルを互いに比較して、電流差の符号を１つのデジタル状態「１」または「０」で符号化してもよい。実際の読取り動作が実行される前に、メモリ部分が有効なデータ（すなわち、コンプリメント・データ）含んでいるかどうか、またはセルがブランクかどうか、メモリ部分の内容が検査される。こうした基本的なブランク検査は、２つのセルを基準電流または基準電圧と比較することによって実現することができる。ブランク検査は、電流消費および領域を増大させる追加のアナログ回路を検知増幅器において必要とするか、またはシステムの総合読取り性能を低下させる追加の読取りステップを必要とする。

図１には、相補的な検知方式が示してある。トルー・セルのセル電流が、変換器１０１において電圧に変換され、コンプリメント・セルのセル電流が、変換器１０２において電圧に変換される。変換器１０１の出力および変換器１０２の出力が、差動（電圧）増幅器１０３に供給され、この増幅器は、その入力における電圧差に基づいて、ＣＭＯＳレベルの信号「１」（ＶＤＤ）または「０」（ＶＳＳ）を供給する。したがって、変換器１０１、１０２、および増幅器１０３は、回路のアナログ部分の一部であり、増幅器１０３によって供給される出力は、回路のデジタル部分によってさらに処理することができる。

ブランク検査を可能にするために、２つの追加の増幅器１０４および１０５が設けられ、変換器１０１の出力が増幅器１０４にも供給され、変換器１０２の出力が増幅器１０５にも供給される。増幅器１０４、１０５のそれぞれには、さらに基準電圧が供給される。増幅器１０４は、トルー・セルの出力が、この基準電圧を下回るか上回るか判定し、したがって、ＣＭＯＳレベルの信号「１」または「０」を供給する。増幅器１０５は、コンプリメント・セルの出力が、この基準電圧を下回るか上回るか判定し、したがって、ＣＭＯＳレベルの信号「１」または「０」を供給する。この情報に基づいて、コンプリメント・セルが有効な論理状態にあるのか、ブランク状態にあるのか判定することができる。たとえば、基準電圧よりも高い電圧に消去状態が割り当てられている場合、両方のセルにおける「０」のＣＭＯＳレベルがブランク状態を示すことになるはずである。

基準電圧は、基準電流に基づいてもよい。

図１に説明するブランク検査メカニズムは、追加の増幅器１０４および１０５なしで順次実行することができる。第１のステップで、増幅器１０３を使用して、変換器１０１（すなわち、トルー・セル）の出力と基準電圧とを比較し、第２のステップで、増幅器１０３を使用して、変換器１０２（すなわち、コンプリメント・セル）の出力と基準電圧とを比較する。

（非特許文献１）に、時間領域の検知が記載されている。

図２には、時間領域の相補的な検知方式を利用する例示的な図が示してある。

変換器２０１で、トルー・セルのセル電流が電圧に変換される。変換器２０１で、変換器２０３の出力がデジタル・タイミング信号に変換される。変換器２０２で、コンプリメント・セルのセル電流が電圧に変換される。変換器２０２で、変換器２０４の出力がデジタル・タイミング信号に変換される。変換器２０３および２０４のデジタル・タイミング信号が時間比較器２０５に伝達され、この比較器が、２つのタイミング情報を比較し、時間比較の結果（Δｔ）に応じてＣＭＯＳレベル信号「１」または「０」を供給する。

図３には、図２の図に基づく例示的な回路が示してある。電流／電圧変換段では、トルー・セルの電流がノード３０１に供給され、このノードはまた、キャパシタＣ１を介してアースに接続されている。ノード３０１は、電圧／時間変換段の検知増幅器（ＳＡ）３０２の第２の入力に接続されている。基準電圧ＶＳＥＮＳＥが、検知増幅器３０２の第１の入力に供給される。検知増幅器３０２の出力が、時間比較器の入力、すなわち、ラッチ３０３の入力Ｄおよびラッチ３０４の入力ＥＮに接続されている。

コンプリメント・セルの電流がノード３０５に供給され、このノードはまた、キャパシタＣ２を介してアースに接続されている。ノード３０５は、電圧／時間変換段の検知増幅器３０６の第２の入力に接続されている。基準電圧ＶＳＥＮＳＥが、検知増幅器３０６の第１の入力に供給される。検知増幅器３０６の出力が、時間比較器の入力、すなわち、ラッチ３０３の入力ＥＮおよびラッチ３０４の入力Ｄに接続されている。

ラッチ３０３、３０４の入力ＥＮは、イネーブル入力と呼ばれる。入力ＥＮが「１」に設定されると、それぞれのラッチの出力は、その入力Ｄにかかわらず変化しないままである。入力ＥＮが「０」に設定されると、ラッチの出力はその入力Ｄに対応し、いわゆる「透過」モードで動作する。

ラッチ３０３の出力は、ＸＯＲゲート３０７の第１の入力およびＮＡＮＤゲート３０８の第１の入力に接続されている。ラッチ３０４の出力は、ＸＯＲゲート３０７の第２の入力に接続されている。ＸＯＲゲートの出力は、ＮＡＮＤゲート３０８の第２の入力に接続されている。ＮＡＮＤゲート３０８の出力は、データ出力信号ＤＯを供給する。

図４Ａおよび図４Ｂにはそれぞれ、図３に示した回路に基づくタイミング図が示してある。信号ＤＯは、ＮＡＮＤゲート３０８の出力でのデータ出力信号に対応する。信号ＢＬは、ノード３０１での信号に対応し、信号

は、ノード３０５での信号に対応する。信号ＳＯは、検知増幅器３０２の出力での信号に対応し、信号

は、検知増幅器３０６の出力での信号に対応する。この信号は、ｔ１の時点に先立って初期電荷を予め示す。

差動電流について２つのケースがある。トルー・セルの電流が論理「１」に対応し、コンプリメント・セルの電流が論理「０」に対応するか、またはその逆である。この例によれば、セルが論理「０」を示す場合、セルが論理「１」を示す場合と比較して、運ばれる電流は相対的に多い。したがって、信号ＢＬおよび

は、論理「０」の状況での電圧勾配が比較的急であることを示す。比較的急な勾配は、ビット線キャパシタＣ１およびＣ２を介して比較的高いセル電流を積分することに基づいている。

図４Ａに示した状況によれば、トルー・セルは、論理「１」に対応する電流を運び、コンプリメント・セルは、論理「０」に対応する電流を運び、（ノード３０１での）ＢＬ電圧は、（ノード３０６での）信号

よりも緩い勾配を示す。

で勾配が比較的急な場合、コンプリメント・セルは、トルー・セルに先立って電圧閾値ＶＳＥＮＳＥ（信号ＢＬの電圧）に達する。したがって、信号

が「０」から「１」に変化する時点ｔ２において、信号ＳＯは、依然として「０」のままである。したがって、ラッチ３０３の出力は「０」を示し、ラッチ３０４の出力は「１」を示し、これにより、ｔ２の時点でのデータ出力信号ＤＯは「１」になる。信号ＢＬは、（信号

と比較して）その勾配が比較的緩いので、結果として、ｔ３の時点で、検知増幅器３０２の出力において「０」から「１」に遷移することに留意されたい。このことは、ラッチ３０３の出力に影響を及ぼさないが、それというのも、ｔ２の時点でそのイネーブル入力ＥＮが「１」に設定されていたからである。また、ラッチ３０４の出力は変更されないまま「１」であるが、これにより、同様にｔ３の時点においてデータ出力信号ＤＯは変更されない。

図４Ｂに示した状況によれば、トルー・セルは、論理「０」に対応する電流を運び、コンプリメント・セルは、論理「１」に対応する電流を運び、（ノード３０１での）信号ＢＬは、（ノード３０６での）信号

よりも急な勾配を示す。信号ＢＬで勾配が比較的急な場合、トルー・セルは、コンプリメント・セルに先立って電圧閾値ＶＳＥＮＳＥ（信号

の電圧）に達する。したがって、信号ＳＯが「０」から「１」に変化する時点ｔ２において、信号

は、依然として「０」のままである。したがって、ラッチ３０３の出力は「１」を示し、ラッチ３０４の出力は「０」を示し、これにより、ｔ２の時点でのデータ出力信号ＤＯは「０」になる。信号

は、（信号ＢＬと比較して）その勾配が比較的緩いので、結果として、ｔ３の時点で、検知増幅器３０６の出力において「０」から「１」に遷移することに留意されたい。このことは、ラッチ３０４の出力に影響を及ぼさないが、それというのも、ｔ２の時点でそのイネーブル入力ＥＮが既に「１」に設定されていたからである。また、ラッチ３０３の出力は変更されないまま「１」であるが、これにより、同様にｔ３の時点においてデータ出力信号ＤＯは変更されない。

図５には、ブランク検出用の追加回路を備える時間領域の相補的な検知方式を有するブロック図が示してある。図５は、図２に示した図に基づいている。

変換器５０２で電圧に変換される基準電流を含む、グローバル基準時間発生器５０１が設けされる。変換器５０３で、変換器５０２の出力がデジタル・タイミング信号に変換される。変換器５０３のデジタル・タイミング信号が、時間比較器５０４および時間比較器５０５に運ばれる。時間比較器５０４、５０５のそれぞれが、デジタル信号「１」または「０」を供給する。

さらに、変換器２０３の出力も、時間比較器５０４に供給され、変換器２０４の出力も、時間比較器５０５に供給される。

図６には、図５の図に基づく例示的な回路が示してある。電流／電圧段６２１、および電圧／時間段６２２が、図３に対応する。検知増幅器３０２が信号ＳＯを供給し、検知増幅器３０６が信号

を供給する。検知増幅器３０２の出力は、ラッチ６０１の入力Ｄ、およびラッチ６０２の入力ＥＮに接続されている。検知増幅器３０６の出力は、ラッチ６０１の入力ＥＮ、およびラッチ６０２の入力Ｄに接続されている。

ラッチ６０１〜６０４は、ほんの一例の実装形態であり、対象形であることから好ましいことがある。さらに、どんなＮＡＮＤゲートまたはＸＯＲゲートも用いることなく、時間比較器として単一のラッチを使用してもよい。

追加のタイミング信号ｒｅｆ＿ｓｔｒｏｂｅが供給され、この信号は、基準電流に基づいていてもよく、ブランク検出目的に使用することができる。この信号ｒｅｆ＿ｓｔｒｏｂｅは、ラッチ６０３の入力ＥＮに接続されている。ラッチ６０３の入力Ｄは、検知増幅器３０２の出力に接続されている。この信号ｒｅｆ＿ｓｔｒｏｂｅは、ラッチ６０４の入力ＥＮにも接続されている。ラッチ６０４の入力Ｄは、検知増幅器３０６の出力に接続されている。

したがって、検知増幅器３０２および３０６での出力信号に応じて、図３、図４Ａ、および図４Ｂに関して前述した通りに、ラッチ６０１および６０２が設定される。

同様に前述した通り、ラッチ６０１〜６０４は、その入力信号Ｄを出力信号に運ぶ透過モード（ＥＮ入力が「０」に設定される場合）にあるか、ＥＮ入力が「１」に設定されている場合には、それまでの入力信号にロックされる。ラッチ６０１は、検知増幅器３０２の出力に連動しており、ラッチ６０２は検知増幅器３０６の出力に連動している。検知増幅器３０２〜３０６において最初に「１」に設定された出力信号が、それぞれ他の検知増幅器の出力に対してラッチ６０１、６０２をロックする。これにより、前述の通りコンプリメント・セルに基づいて、「１」または「０」を検出できるようになる。

さらに、ラッチ６０３および６０４を使用して、（信号ｒｅｆ＿ｓｔｒｏｂｅを用いて）所定の閾値を有する差動セルのそれぞれにおいて、電流の比較を可能にすることができる。信号ｒｅｆ＿ｓｔｒｏｂｅを使用して、基準電流上で決定される時点で、ラッチ６０３および６０４をロックする（同様に図７参照）。基準電流に対応するその（基準）時点で、検知増幅器３０２の出力において、ラッチ６０３が信号ＳＯをサンプリングしてロックし、検知増幅器６０４の出力において、ラッチ６０４の出力が信号

をサンプリングしてロックする。したがって、それぞれのセルが、時間領域において基準電流と比較される。

ラッチ６０１〜６０４の出力は、様々な種類の論理回路を用いてさらに処理することができ、または、さらに評価するために処理装置に送ることができる。

図６には、ラッチ６０１〜６０４の出力をさらに処理するための、例示的な論理回路６２３も示してある。図３に示し、それに関して説明するように、ＸＯＲのゲート６０５およびＮＡＮＤゲート６０６は、ラッチ６０１および６０２の出力に接続されている。ＮＡＮＤゲート６０６の出力は、ラッチ６０３および６０４の出力とともに、マルチプレクサ６０７に供給される。様々な制御信号６０８および６０９に基づいて、マルチプレクサ６０７を制御して、データ出力信号ＤＯを供給することができる。

たとえば、制御信号６０８は、「トルー／コンプリメント」信号とすることができる。制御信号６０８が「１」に設定されると、コンプリメント出力が多重化されて、データ出力信号ＤＯになる。信号６０８が「０」に設定される場合、ラッチ６０３および６０４からの出力信号が多重化されて、データ出力信号ＤＯになる。すなわち、トルー・セルおよびコンプリメント・セルのそれぞれのセル電流が、グローバル基準時間信号ｒｅｆ＿ｓｔｒｏｂｅと比較される。信号６０９を使用して、ラッチ６０３からの出力信号、またはラッチ６０４からの出力信号が、多重化されてデータ出力信号ＤＯになったかどうか判定することができる。

有利には、中心の電圧領域における２つの追加のラッチ６０３および６０４のみが、ブランク検査目的に必要とされる。したがって、（ＣＭＯＳ技術における）チップ上の限定された追加領域のみ、およびわずかな量の追加電力のみが必要とされる。提案された並列変換によって高速な検知速度が実現する。マルチプレクサにより、コンプリメントと、基準時間信号とデータ出力信号ＤＯのそれぞれの比較との間で切り替えることが可能になる。提示された解決策は、そのモジュール式の考え方から、容易に拡張することができる。たとえば、追加の基準時間信号を利用することができる。

図７には、どのようにして基準電流が信号ｒｅｆ＿ｓｔｒｏｂｅに変換されるのかを可視化するユニット７１０を有する、図６に示すブロック図に基づく代替回路が示してある。

電流／電圧変換段では、基準電流がノード７０１に供給され、このノードはまた、キャパシタＣ３を介してアースに接続されている。有利には、キャパシタＣ３は、（理想的には）寄生キャパシタＣ１およびＣ２にマッチしており、一実施形態では、追加の基準ビット線ＲＥＦＢＬによって生成される。ノード７０１は、電圧／時間変換段の検知増幅器７０２の第２の入力に接続されている。基準電圧ＶＳＥＮＳＥが、検知増幅器７０２の第１の入力に供給される。検知増幅器７０２の出力が、信号ｒｅｆ＿ｓｔｒｏｂｅを供給する。

図８Ａおよび図８Ｂにはそれぞれ、図７に示した回路に基づくタイミング図が示してある。信号８０１は、ＮＡＮＤゲート６０６の出力での信号に対応する。信号ＢＬは、ノード３０１での信号に対応し、信号

は、ノード３０５での信号に対応する。ＲＥＦＢＬでの信号が、ノード７０１での信号に対応する。信号ＳＯは、検知増幅器３０２の出力での信号に対応し、信号

は、検知増幅器３０６の出力での信号に対応する。信号ＲＥＦＳＯは、検知増幅器７０２の出力での信号ｒｅｆ＿ｓｔｒｏｂｅに対応する。信号ＬＳＡＤＯは、ラッチ６０３の出力での信号に対応し、信号ＲＳＡＤＯは、ラッチ６０４の出力での信号に対応する。この信号は、ｔ１の時点に先立って初期電荷を予め示す。

図８Ａに示す状況によれば、トルー・セルは、論理「１」に対応する比較的低い電流を運び、コンプリメント・セルは、論理「０」に対応する比較的高い電流を運ぶ。したがって、（ノード３０１での）信号ＢＬは、（ノード３０６での）信号

よりも緩やかな勾配を示す。この状況は、図４Ａに示し、それに関して説明した場合に対応する。

図８Ｂに示した状況によれば、トルー・セルは、論理「０」に対応する比較的高い電流を運び、コンプリメント・セルは、論理「１」に対応する比較的低い電流を運び、（ノード３０１での）信号ＢＬは、（ノード３０６での）信号

よりも急な勾配を示す。この状況は、図４Ｂに示し、それに関して説明した場合に対応する。

ｔ２の時点で、信号ＬＳＡＤＯが信号ＳＯに対応し、信号ＲＳＡＤＯが

に対応する。ｔｒｅｆの時点で信号ＲＥＦＳＯ（ｒｅｆ＿ｓｔｒｏｂｅ）が「１」になると、ラッチ６０３および６０４は、それまでの状態にロックされる。

したがって、ｔ２の時点は、低抵抗セル状態「０」の積分時間に対応し、ｔ３の時点は、高抵抗セル状態「１」の積分時間に対応する。ｔｒｅｆの時点は、基準電流の積分時間に対応する。

図８Ｃには、ブランク・セルの検出を可視化する、例示的なタイミング図が示してある。この状況では、ｔ２の時点（信号ＳＯが「０」から「１」に遷移）およびｔ３の時点（信号

が「０」から「１」に遷移）は、ｔｒｅｆの時点（信号ＲＥＦＳＯが「１」になるとき）に先立って生じる。したがって、信号ＬＳＡＤＯとＲＳＡＤＯは両方とも、ｔｒｅｆの時点で「１」である。（データ・ビットを表す両方のコンプリメント・セルの状況を検出するための）コンプリメント・モードと（基準電流に鑑みてコンプリメント・セルのそれぞれの状況を検出する）シングル・エンド・モードとの間の切替えを、具体的にはプログラムおよび／または消去動作の後に実行してもよい。

ＮＡＮＤゲート６０６の出力と、ＬＳＡＤＯと、ＲＳＡＤＯの間の切替えは、マルチプレクサ６０７を用いて実現してもよく、したがって、差動セルの状況の実際の判定は、３つの異なる、ただし、たとえばマルチプレクサによって出力信号ＤＯに供給される並列測定を利用してもよい。

選択肢として、たとえばＮＡＮＤゲート６０６の出力を第１の制御回路に供給し、信号ＬＳＡＤＯおよびＲＳＡＤＯをブランク処理ユニットに供給することにより、後処理についての３つの結果の並列伝搬を利用してもよい。したがって、制御回路およびブランク処理ユニットを含むこのような後処理は、差動セルがブランクなのか、またはデータ・ビットについて「０」もしくは「１」を示しているのか判定してもよい。

提示された解決策は、具体的には限定時間の読取り窓を有してもよい様々な種類のメモリ、たとえばＰＣＲＡＭ（相変化ＲＡＭ）、ＣＢＲＡＭ（コンダクティブ・ブリッジングＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）に対して特に使用可能である。

本明細書で提案された例は、具体的には、以下の解決策のうちの少なくとも１つに基づいてもよい。具体的には、以下の特徴の組合せを利用して、所望の結果を達成することもできる。この方法の特徴は、装置、機器、もしくはシステムの任意の特徴と組み合わせてもよく、またその逆でもよい、

データ処理するための方法が提供され、この方法は、データ・ビットの各セルについての電気的変数を決定するステップと、各電気的変数を時間領域に変換するステップと、変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてのブランク状態を決定するステップとを含む。

電気的変数は、１つのデータ・ビットもしくは１つのデータ・ビットのセルに関連した、電流または電圧でもよい。データ・ビットは、２つの差動メモリ・セルを備えてもよく、電気的変数は、メモリ・セルの電流もしくは電圧、またはメモリ・セルに関連する電流もしくは電圧でもよい。たとえば、トルー・メモリ・セルの電流およびコンプリメント・メモリ・セルの電流は、電気的変数として決定してもよい。前記電流から得られるそれぞれの電流または電圧は、たとえば積分を介して時間領域に変換される。したがって、時間（または持続時間）は、電気的変数、すなわち電流または電圧の量を示してもよい。

ブランク状態は、（少なくとも２つのコンプリメント・メモリ・セルを含む）単一のデータ・ビットについて、または（差動読取り）メモリの多数のデータ・ビット（たとえば、ページもしくはセクタ）について決定することができる。ブランク状態は、（同様に時間領域に変換された）所定の閾値を有する、変換された電気的変数を比較することによって決定することができ、このことは、コンプリメント・セルの電気的変数のうち少なくとも１つが、このような閾値に到達するか、かつ／またそれを越えることを示してもよい。そうでなければ、コンプリメント・セルは、ブランク状態にあってもよい。

様々な比較（すなわち、トルー・セルとコンプリメント・セル、トルー・セルおよびコンプリメント・セルと基準変数）が、時間領域において連続的にまたは（少なくとも部分的には）並列に実行することができる。これらの比較は、マルチプレクサを用いて制御することができる。

様々な比較により、時間領域において競争状態に至ることがある。たとえば、トルー・セルとコンプリメント・セルの間の比較は、それぞれ他のセルのラッチをロックすることによって、第１の論理「１」が競争に勝つよう実行してもよい。ラッチは、検知増幅器と出力の間の経路内に配置してもよい。基準変数に基づいたタイミングによって、別の競争状態を定義してもよい。

一実施形態によれば、電気的変数は電流であり、この方法は、積分要素を用いて電流を電圧に変換するステップと、この電圧と所定の検知電圧とを比較するステップとを含む。

積分要素は、前記電流を用いて充電されるキャパシタでもよく、このキャパシタの充電は、検知電圧と比較される電圧に対応する。この比較は、演算増幅器（検知増幅器）を用いて実現してもよく、これは、電圧が検知電圧に達するか、それを超えるときにその出力を示す。積分された電流の実際の量に応じて、いつかはこの指示が生じ、これにより、時間領域において論理「０」と「１」の間で区別できるようになる。

一実施形態では、変換された電気的変数と、同様に時間領域に変換される基準変数とを比較することによって、データ・ビットについてのブランク状態が決定される。

したがって、基準変数は、ブランク状態の要求事項を差動セルが満たすのか、それとも差動セルがデータ・ビットについての有効なデータ（すなわち、「０」もしくは「１」）を運ぶのか判定するのに使用できる基準時間を提供する。

一実施形態では、トルー・セルの変換された電気的変数の第１の比較と、コンプリメント・セルの変換された電気的変数の第２の比較との両方が基準変数を下回る場合に、ブランク状態が検出される。

時間領域に変換された基準変数（たとえば電流）を用いると、トルー・セルの値およびコンプリメント・セルの値が、基準変数の「同じ側」にあるかどうか判定できるようにする、追加の基準時間が得られる。たとえば、トルー・セルの電流とコンプリメント・セルの電流の両方とも基準電流を上回る場合、（同じ）検知電圧との比較なので、これが時間領域にも反映される。こうした場合には、トルー・セルおよびコンプリメント・セルによって表されるデータ・ビットはブランク状態にあると見なされるが、それというのも、（基準電流に対して）差動信号が検出できないからである。基準電流は、トルー・セルの電流とコンプリメント・セルの電流の中間か、その付近にあってもよい。

差動セルの状態（「０」または「１」）を判定した後、第１の比較および第２の比較が実行されることに留意されたい。

基準信号を使用して、両方のセルが基準電流を下回る状況を決定し、たとえば、不当な取扱いまたは途中終了した動作に基づくことがある、無効なデータまたは偶然のセル状態を示すこともできる。安全上の理由から、こうした望ましくない状況を検出することが有益になることもある。

一実施形態では、データ・ビットはトルー・セルおよびコンプリメント・セルを含み、この方法は、トルー・セルおよびコンプリメント・セルの変換された電気的変数に基づいてデータ・ビットの状態を決定するステップと、トルー・セルの変換された電気的変数と変換された基準変数との第１の比較、およびコンプリメント・セルの変換された電気的変数と変換された基準変数との第２の比較を実行することにより、このデータ・ビットがブランク状態にあるかどうか判定するステップとを含む。トルー・セルおよびコンプリメント・セルの電気的変数が、基準変数を上回るか、かつ／または基準変数と等しいことを第１の比較および第２の比較が示す場合に、ブランク状態が決定される。

一実施形態では、第１の動作でデータ・ビットの状態が決定され、第２の動作で第１の比較が実行され、第３の動作で第２の比較が実行され、第１〜第３の動作はマルチプレクサを用いて制御される。

一実施形態では、トルー・セルの変換された電気的変数の第１の比較と、コンプリメント・セルの変換された電気的変数の第２の比較との両方が基準変数を下回る場合に、無効な状態が検出される。

トルー・セルおよびコンプリメント・セルの電流が両方とも、（任意選択で、ブランク検出用に使用されるものとは異なる基準変数でもよい）基準変数を上回ることが、比較することによって明らかになる場合に、無効な状態を示すことも選択肢である。

一実施形態では、基準変数は、基準電流または基準電圧に基づいている。

一実施形態では、基準変数は基準電流であり、この方法は、積分要素を用いて基準電流を電圧に変換するステップと、この電圧と所定の検知電圧とを比較するステップとを含む。

一実施形態では、各データ・ビットは、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルは、差動読取りメモリのコンプリメント・セルである。

コンプリメント・セルは、少なくとも１つのトルー・セルおよび少なくとも１つのコンプリメント・セルを備えてもよいことに留意されたい。

一実施形態では、このメモリ・セルは、不揮発性メモリのメモリ・セルである。

一実施形態では、差動読取りメモリは、以下前記差動読取りメモリが、以下の、浮遊ゲート・セル、ＰＣＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、ＭＯＮＯＳデバイス、ナノ結晶セル、およびＲＯＭのうちの少なくとも１つを含む。

装置が提供される。この装置は差動読取りメモリを備え、各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルは、トルー・セルおよびコンプリメント・セルである。この装置はまた、トルー・セルの電流をトルー・セルの電圧に変換し、コンプリメント・セルの電流をコンプリメント・セルの電圧に変換するように構成された電流／電圧変換段と、トルー・セルの電圧をトルー・セルの時間領域信号に変換し、コンプリメント・セルの電圧をコンプリメント・セルの時間領域信号に変換するように構成された電圧／時間変換段とを備える。この装置はさらに、トルー・セルの時間領域信号と、コンプリメント・セルの時間領域信号とを比較することによって、データ・ビットのブランク状態を決定するための時間比較器を備える。

一実施形態では、時間比較器は、トルー・セルの時間領域信号およびコンプリメント・セルの時間信号と時間領域基準信号とを比較するように構成される。

一実施形態では、電流／電圧変換段は、基準電流を基準電圧に変換し、電圧／時間変換段は、基準電圧を時間領域基準信号に変換する。

一実施形態では、各電流信号について、電流／電圧変換は積分器を備え、電圧／時間変換段は、積分器により供給された電圧と検知電圧とを比較できるようにする増幅器を備える。

一実施形態では、この装置はシングル・チップまたはダイ上に実装される。

一実施形態では、このメモリ・セルは、不揮発性メモリのメモリ・セルである。

一実施形態では、差動読取りメモリは、以下前記差動読取りメモリが、以下の、浮遊ゲート・セル、ＰＣＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、ＭＯＮＯＳデバイス、ナノ結晶セル、およびＲＯＭのうちの少なくとも１つを含む。

また、データ処理用の装置、具体的には、少なくとも１つのデータ・ビットのブランク状態を決定するための装置が提供される。この装置は、データ・ビットの各セルについての電気的変数を決定するための手段と、各電気的変数を時間領域に変換するための手段と、変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてのブランク状態を決定するための手段とを備える。

一実施形態では、各データ・ビットは、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルは、差動読取りメモリのコンプリメント・セルである。

本開示の様々な例示的実施形態を開示してきたが、本開示の精神および範囲から逸脱することなく、本開示の利点のいくつかを実現することになる様々な変更および修正を加えることができることが当業者には明白になろう。それらの機能を実行する他の構成要素を適切に代用してもよいことが、当業者には自明になろう。具体的な図を参照しながら説明した特徴は、明瞭に述べられてこなかった場合でも、他の図の特徴と組み合わせてもよいと言わなければならない。さらに、本開示の方法は、適切なプロセッサ命令を使用して全てのソフトウェア実装形態で実現してもよく、またはハードウェア論理回路とソフトウェア論理回路の組合せを利用して、そうした結果を実現するハイブリッドの実装形態で実現してもよい。本発明の考え方に対するこのような修正形態は、添付特許請求の範囲によって包含されるものである。

１０１ 変換器
１０２ 変換器
１０３ 増幅器
１０４ 増幅器
１０５ 増幅器
２０１ 変換器
２０２ 変換器
２０３ 変換器
２０４ 変換器
２０５ 時間比較器
３０１ ノード
３０２ 検知増幅器
３０３ ラッチ
３０４ ラッチ
３０５ ノード
３０６ 検知増幅器
３０７ ＸＯＲゲート
３０８ ＮＡＮＤゲート
５０１ グローバル基準時間発生器
５０２ 変換器
５０３ 変換器
５０４ 時間比較器
５０５ 時間比較器
６０１ ラッチ
６０２ ラッチ
６０３ ラッチ
６０４ ラッチ
６０５ ＸＯＲゲート
６０６ ＮＡＮＤゲート
６０７ マルチプレクサ
６０８ 制御信号
６０９ 制御信号
６２１ 電流／電圧段
６２２ 電圧／時間段
６２３ 論理回路
７０１ ノード
７０２ 検知増幅器
７１０ ユニット
８０１ 信号

Claims (21)

1. データ・ビットの各セルについての電気的変数を決定するステップと、
   各電気的変数を時間領域に変換するステップと、
   前記変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてのブランク状態を決定するステップと
   を含む、データ処理するための方法。
2. 前記電気的変数が電流であり、前記方法がさらに、
   積分要素を用いて前記電流を電圧に変換するステップと、
   前記電圧と所定の検知電圧とを比較するステップと
   を含む、請求項１に記載の方法。
3. 前記変換された電気的変数と、同様に前記時間領域に変換された基準変数とを比較することによって、データ・ビットについての前記ブランク状態が決定される、請求項１に記載の方法。
4. 前記データ・ビットのトルー・セルの前記変換された電気的変数の第１の比較と、前記データ・ビットのコンプリメント・セルの前記変換された電気的変数の第２の比較との両方が前記基準変数を下回る場合に、前記ブランク状態が検出される、請求項３に記載の方法。
5. 前記データ・ビットがトルー・セルおよびコンプリメント・セルを含み、前記方法がさらに、
   前記トルー・セルおよび前記コンプリメント・セルの前記変換された電気的変数に基づいて前記データ・ビットの前記状態を決定するステップと、
   前記トルー・セルの前記変換された電気的変数と前記変換された基準変数との第１の比較、および前記コンプリメント・セルの前記変換された電気的変数と前記変換された基準変数との第２の比較を実行することにより、前記データ・ビットがブランク状態にあるかどうか判定するステップと
   を含み、前記トルー・セルおよび前記コンプリメント・セルの前記電気的変数が、前記基準変数を上回るか、かつ／または前記基準変数と等しいことを前記第１の比較および前記第２の比較が示す場合に、前記ブランク状態が決定される、請求項３に記載の方法。
6. 第１の動作で前記データ・ビットの前記状態が決定され、第２の動作で前記第１の比較が実行され、第３の動作で前記第２の比較が実行され、前記第１〜第３の動作がマルチプレクサを用いて制御される、請求項５に記載の方法。
7. トルー・セルの前記変換された電気的変数の第１の比較と、コンプリメント・セルの前記変換された電気的変数の第２の比較との両方が前記基準変数を下回る場合に、無効な状態が検出される、請求項３に記載の方法。
8. 前記基準変数が、基準電流または基準電圧に基づいている、請求項３に記載の方法。
9. 前記基準変数が基準電流であり、前記方法がさらに、
   積分要素を用いて前記基準電流を電圧に変換するステップと、
   前記電圧と所定の検知電圧とを比較するステップと
   を含む、請求項３に記載の方法。
10. 各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルが、差動読取りメモリのコンプリメント・セルである、請求項１に記載の方法。
11. 前記メモリ・セルが、不揮発性メモリのメモリ・セルである、請求項１０に記載の方法。
12. 前記差動読取りメモリが、以下の、浮遊ゲート・セル、ＰＣＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、ＭＯＮＯＳデバイス、ナノ結晶セル、およびＲＯＭのうちの少なくとも１つを含む、請求項１０に記載の方法。
13. 差動読取りメモリであって、各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの前記少なくとも２つのメモリ・セルが、トルー・セルおよびコンプリメント・セルである差動読取りメモリと、
    前記トルー・セルの電流を前記トルー・セルの電圧に変換し、前記コンプリメント・セルの電流を前記コンプリメント・セルの電圧に変換するように構成された電流／電圧変換段と、
    前記トルー・セルの前記電圧を前記トルー・セルの時間領域信号に変換し、前記コンプリメント・セルの前記電圧を前記コンプリメント・セルの時間領域信号に変換するように構成された電圧／時間変換段と、
    前記トルー・セルの前記時間領域信号と前記コンプリメント・セルの前記時間領域信号とを比較することにより、前記データ・ビットのブランク状態を決定するように構成された時間比較器と
    を備える、装置。
14. 前記時間比較器が、前記トルー・セルの前記時間領域信号および前記コンプリメント・セルの前記時間領域信号と時間領域基準信号とを比較するように構成される、請求項１３に記載の装置。
15. 前記電流／電圧変換段が、基準電流を基準電圧に変換するように構成され、前記電圧／時間変換段が、前記基準電圧を前記時間領域基準信号に変換するように構成される、請求項１３に記載の装置。
16. 各電流信号について、前記電流／電圧変換は、積分器を備え、前記電圧／時間変換段は、前記積分器により供給された前記電圧と検知電圧とを比較するように構成された増幅器を備える、請求項１３に記載の装置。
17. 前記装置が、シングル・チップまたはダイ上に実装される、請求項１３に記載の装置。
18. 前記メモリ・セルが、不揮発性メモリのメモリ・セルである、請求項１３に記載の装置。
19. 前記差動読取りメモリが、以下の、浮遊ゲート・セル、ＰＣＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、ＭＯＮＯＳデバイス、ナノ結晶セル、およびＲＯＭのうちの少なくとも１つを含む、請求項１３に記載の方法。
20. データ処理用の、具体的には、少なくとも１つのデータ・ビットのブランク状態を決定するための装置であって、
    データ・ビットの各セルについての電気的変数を決定するための手段と、
    各電気的変数を時間領域に変換するための手段と、
    前記変換された電気的変数の比較に基づいて、少なくとも１つのデータ・ビットについてのブランク状態を決定するための手段と
    を備える、装置。
21. 各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルが、差動読取りメモリのコンプリメント・セルである、請求項２０に記載の装置。

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