TW201944402A - 用於記憶體位元單元之操作的方法、系統和裝置 - Google Patents

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Abstract

本案揭示了用於記憶體裝置之操作的方法、系統及裝置。在一個態樣中，位元單元可以基於第一記憶體元件及第二記憶體元件之互補阻抗狀態而表示二元值、符號、參數或條件。在一個態樣中，第一位元線及第二位元線可耦接至第一記憶體元件及第二記憶體元件之端子。電路可回應於第一位元線及第二位元線的充電速率之差而偵測互補阻抗狀態。

Description

用於記憶體位元單元之操作的方法、系統和裝置
本案揭示了用於利用記憶體裝置之技術。
非揮發性記憶體為一種記憶體，其中記憶體單元或元件在供應至裝置的功率移除之後並不會丟失其狀態。例如，由鐵氧體環製成之最早的電腦記憶體為非揮發性的，該鐵氧體環可在兩個方向上被磁化。隨著半導體技術發展到更高位準之微型化，更多總所周知的揮發性記憶體，諸如動態隨機存取記憶體(Dynamic Random Access Memorie; DRAM)及靜態隨機存取記憶體(Static - RAM; SRAM)，取代了鐵氧體裝置。
一種非揮發性記憶體，電子可抹除可程式化唯讀記憶體(electrically erasable programmable read - only memory; EEPROM)裝置，具有大單元面積且可能在電晶體閘極上要求大電壓（例如，自12.0至21.0伏特）以進行寫入或抹除。此外，抹除或寫入時間通常為數十微秒的量級。EEPROM之一個限制因素為抹除/寫入循環次數限制為不超過略高於600,000或105 - 106 的量級。半導體工業藉由分區記憶體陣列以使得「頁」（例如，子陣列）可在稱為快閃記憶體裝置的EEPROM中一次性抹除，而已經在EEPROM與非揮發性電晶體之間不再需要通閘極開關電晶體。在快閃記憶體裝置中，犧牲了保持隨機存取（抹除/吸入單個位元）之能力，以換取速度及更高的位元密度。
最近，鐵電RAM(Ferroelectric RAM; FeRAM)提供了低功率、相對高寫入/讀取速度及超過100億次讀取/寫入循環的耐久性。類似地，磁性記憶體(magnetic memory; MRAM)提供了高寫入/讀取速度及耐久性，但是伴隨有高成本的額外費用及較高的功率消耗。例如，此等技術中沒有一個能達到快閃記憶體裝置之密度。因而，快閃記憶體仍為非揮發性記憶體之首選。儘管如此，普遍認為快閃記憶體技術可能不會輕易地縮小至65奈米(nm)以下；因而，正在積極尋找能夠縮小至更小尺寸的新的非揮發性記憶體裝置。
考慮用於替換快閃記憶體裝置之技術包括基於某些材料之記憶體，該等某些材料展現與材料之相變關聯之電阻變化（至少部分地由結晶結構中之原子的長程有序決定）。在一種稱為相變記憶體(phase change memory; PCM/PCRAM)裝置之可變電阻記憶體種類中，當記憶體元件短暫熔化且隨後冷卻至導電晶體狀態或非導電非晶狀態時，發生電阻變化。典型材料各有不同且可包括GeSbTe，其中Sb及Te可與元素週期表上具有相同或相似性質之其他元素互換。然而，這些基於電阻記憶體尚未證明商業上有用，因為它們在導電狀態與絕緣狀態之間的轉換取決於物理結構現象（例如，在高達攝氏600度下熔化）及返回到固體狀態，該固體狀態對於許多應用中之有用記憶體而言不能充足地控制。
另一種可變電阻記憶體種類包括回應於初始高「形成」電壓及電流以啟動可變電阻功能的材料。此等材料可包括例如Prx Cay Mnz Oε ，其中x、y、z及ε具有不同化學計量；過渡金屬氧化物，諸如CuO、CoO、VOx 、NiO、TiO2 、Ta2 O5 ；及一些鈣鈦礦，諸如Cr；SrTiO3 。此等記憶體種類中之若干個存在並且分為電阻RAM(resistive RAM; ReRAM)或導電橋RAM(conductive bridge RAM; CBRAM)分類，以將它們與硫屬化物種類記憶體區分開。假定此等RAM中的電阻切換，至少部分是由於藉由電鑄過程形成了連接頂部及底部導電端子的狹窄導電路徑或長絲，但此種導電長絲的存在仍然是一個爭議的問題。由於ReRAM/CBRAM之操作可強烈依賴溫度，因此ReRAM/CBRAM中之電阻切換機制也可高度依賴溫度。另外，該等系統可隨機操作，因為長絲之形成及移動為隨機的。其他種類之ReRAM/CBRAM亦可表現出不穩定的品質。此外，ReRAM/CBRAM中之電阻切換在許多記憶體循環後傾向於疲勞。換言之，在記憶體狀態多次改變之後，導電狀態與絕緣狀態之間的電阻差可顯著改變。在商用記憶體裝置中，此種改變可使記憶體不符規格並使其不可用。
儘管某些非揮發性記憶體技術在計算操作中具有優勢，但較長之存取時間（例如，與讀取操作相關之等待時間）可在實時計算操作中限制非揮發性記憶體的使用。
簡言之，特定實施方式涉及一種裝置，包括：具有互補阻抗狀態之第一記憶體元件及第二記憶體元件，互補阻抗狀態共同表示二元符號、值、條件或參數，第一記憶體元件之第一端子及第二記憶體元件之第一端子耦接至一或多個參考節點；耦接至第一記憶體元件之第二端子的第一位元線；耦接至第二記憶體元件之第二端子的第二位元線；以及電路，回應於第一位元線及第二位元線的充電速率之差而偵測互補阻抗狀態。
另一特定實施方式涉及一種方法，包括以下步驟：將第一位元線耦接至一或多個電壓源，第一位元線連接至第一記憶體元件；將第二位元線耦接至一或多個電壓源，第二位元線連接至第二記憶體元件，第一記憶體元件及第二記憶體元件處於共同表示二元符號、值、條件或參數之互補阻抗狀態中；以及回應於將第一位元線及第二位元線耦接至第一電壓源及第二電壓源，至少部分地基於第一位元線及第二位元線的充電速率之差而偵測互補阻抗狀態。
另一特定實施方式涉及一種設備，包括：複數個位元單元，形成為陣列位元單元，每個位元單元包括第一記憶體元件及第二記憶體元件，每個位元單元藉由第一位元線及第二位元線而耦接至至少一個其他位元單元，其中第一記憶體元件及第二記憶體元件具有互補阻抗狀態，互補阻抗狀態共同表示二元符號、值、條件或參數；以及至少一個電路，回應於第一位元線及第二位元線的充電速率之差而偵測複數個位元單元之選定一者的第一記憶體元件及第二記憶體元件的互補阻抗狀態。
應瞭解到，前述實施方式僅為示例性實施方式，且所主張之標的並不必然受限於該等示例性實施方式的任何特定態樣。
本說明書全文中對「一個實施方式」、「一實施方式」、「一個實施例」、「一實施例」及/或類似項之引用意謂相對於特定實施方式及/或實施例描述之特定特徵、結構、特性及/或類似物可納入所主張之標的之至少一個實施方式及/或實施例中。因此，該等片語在例如貫穿本說明書各處之出現並非一定意指相同實施方式及/或實施例或任何一個特定實施方式及/或實施例。另外，應理解，所描述之特定特徵、結構，特性及/或類似物能夠在一或多個實施方式及/或實施例中以不同的方式結合，且因此符合所欲主張之範疇。當然，一般而言，與本申請案之說明書的情況一樣，該等及其他問題可能隨特定上下文之使用而變化。換言之，在整個申請案中，描述及/或使用之特定上下文提供有關根據得出之推斷之有益的指導；然而，同樣地，一般沒有另外條件之「在上下文中」指本揭露的上下文。
根據一實施例，計算裝置或計算平臺可包括揮發性記憶體系統及非揮發性記憶體系統以執行計算操作。在一個實施例中，記憶體裝置可包括「揮發性」記憶體裝置，其可當功率施加於揮發性記憶體裝置時維持特定記憶體狀態，但若去除功率則可能損失特定記憶體狀態。在另一實施例中，記憶體裝置可包含「非揮發性」記憶體，其甚至在從記憶體裝置去除功率後可維持特定記憶體狀態。
揮發性記憶體系統或非揮發性記憶體系統可維持記憶體狀態以將值、符號、參數及/或條件表示為記憶體狀態，諸如「位元單元」。在此上下文中，本文引用之「位元單元」或「位元單元電路」包括能夠將值、符號或參數表示為狀態的電路或電路之部分。例如，位元單元可包括能夠將值、符號或參數表示為記憶體裝置之記憶體狀態的一或多個記憶體裝置。在特定實施方式中，揮發性記憶體裝置可由「揮發性記憶體」位元單元組成，其在從揮發性記憶體位元單元去除功率後可能損失可偵測之記憶體狀態。同樣地，非揮發性記憶體裝置可由「非揮發性記憶體」組成，其能夠在從非揮發性記憶體位元單元去除功率後維持可偵測之記憶體狀態。
本文描述之特定實施例涉及用於賦能諸如記憶體裝置之非揮發性記憶體裝置上的高速讀取操作的裝置及方法，記憶體裝置將二元符號、值、參數或條件表示為阻抗狀態。在示例實施方式中，第一記憶體元件及第二記憶體元件可具有共同表示二元符號、值、條件或參數之互補阻抗狀態。第一位元線可耦接至第一記憶體元件之第二端子且第二位元線可耦接至第二記憶體元件之第二端子。可回應於第一位元線及第二位元線的充電速率之差而偵測第一記憶體元件及第二記憶體元件之互補阻抗狀態。使用兩個記憶體元件之互補阻抗狀態儲存二元值、符號、參數或條件的上述編碼方案可賦能主動感測放大器用於讀取路徑，從而可顯著加速讀取效能高達十億赫數量級。此舉可賦能讀取操作足夠快以使用記憶體元件為位元單元提供類L1快取記憶體效能(GHz+)，記憶體元件將記憶體狀態表示為阻抗狀態，記憶體元件諸如由關聯電子材料形成之記憶體元件。
第1A圖為根據實施例之用於執行與位元單元電路110相關之讀取操作的電路100的示意圖。位元單元電路110包括能夠將記憶體狀態表示或維持為端子之間的阻抗的第一記憶體元件102及第二記憶體元件112。例如，記憶體元件102可將記憶體狀態維持為位元線bl與一節點之間的阻抗，該節點在記憶體元件102與FET M1之端子之間。同樣地，記憶體元件112可將記憶體狀態維持為位元線nbl與一節點之間的阻抗，該節點在記憶體元件112與FET M2之端子之間。在此上下文中，「位元線」包括一導體，該導體在寫入操作期間可連接至位元單元電路之至少一部分以發送改變位元單元電路之記憶體狀態的訊號，或在讀取操作期間發送訊號至位元單元電路之至少一部分以將位元單元電路置於特定記憶體狀態。
記憶體元件102及記憶體元件112可由能夠維持可偵測之阻抗狀態之材料形成為若干裝置之任意一者，諸如上述記憶體技術之任一者，諸如由關聯電子材料形成之關聯電子開關(correlated electron switch; CES)。然而，應理解，此僅為能夠將可偵測阻抗狀態維持為記憶體狀態之裝置種類的實例，且所主張之標的並不限於此方面。
根據一實施例，位元單元電路110可以基於記憶體元件102及記憶體元件112之互補阻抗狀態而表達或者表示單一的二元值、符號、參數或條件以表示單一的二元值、符號、參數或條件。例如，若記憶體元件102處於導電或低阻抗狀態同時記憶體元件112處於絕緣或高阻抗狀態，位元單元電路100可以表達或表示第一單一二元值、符號、參數或條件。同樣地，若記憶體元件102處於導電或低阻抗狀態同時記憶體元件112處於絕緣或高阻抗狀態，位元單元電路100可以表達或表示第一單一二元值、符號、參數或條件。在特定實施方式中，記憶體元件102及記憶體元件112可在「寫入操作」中置於互補阻抗狀態中，在「寫入操作」中，程式化訊號由寫入驅動器電路系統（未示出）生成且跨記憶體元件102及記憶體元件112之端子施加。例如，若將記憶體元件102及記憶體元件112實施為CES元件，則對於位元單元電路110，可將設定操作應用於記憶體元件102並且可將重設操作應用於記憶體元件112，以表達或表示第一二元值、符號、參數或條件。此處，具有電壓V 設定 及電流I 設定 之第一程式化訊號可跨記憶體元件102施加以將記憶體元件102置於導電或低阻抗狀態，同時具有電壓V 重設 及電流I 重設 之第二程式化訊號可跨記憶體元件112施加以將記憶體元件112置於絕緣或高阻抗狀態。同樣地，對於位元單元電路110，可將重設操作應用於記憶體元件102並且可將設定操作應用於記憶體元件112，以表達或表示第一二元值、符號、參數或條件。此處，具有電壓V 重設 及電流I 重設 之第一程式化訊號可跨記憶體元件102施加以將記憶體元件102置於絕緣或高阻抗狀態，同時具有電壓V 設定 及電流I 設定 之第二程式化訊號可跨記憶體元件112施加以將記憶體元件112置於導電或低阻抗狀態。然而，應理解，此僅為如何將記憶體元件102及記憶體元件112置於表達或表示單一二元值、符號、參數或條件之互補阻抗狀態中的一個實例，且所主張之標的並不限於此方面。
根據一實施例，記憶體元件102及記憶體元件112之互補阻抗狀態可在應用於記憶體元件102及記憶體元件112之「讀取操作」中偵測到。此種讀取操作可決定，例如記憶體元件102是否處於導電或低阻抗狀態並且記憶體元件112是否處於絕緣或高阻抗狀態（例如，以便記憶體元件102及記憶體元件112之阻抗狀態共同表示或表達第一二元符號、值、參數或條件），或者記憶體元件102是否處於絕緣或高阻抗狀態並且記憶體元件112是否處於導電或低阻抗狀態（例如，以便記憶體元件102及記憶體元件112之阻抗狀態共同表示或表達第二二元符號、值、參數或條件）。
根據一實施例，分別連接至記憶體元件102及記憶體元件112之位元線bl及位元線nbl可各具有由電容器106及電容器116表示之寄生電容。因此，應理解，如第1圖描繪之電容器106及電容器116未必指單獨形成之裝置元件，但可僅表示電路100固有之寄生電容。用以偵測記憶體元件102及記憶體元件112之互補阻抗狀態的讀取操作可開始於閉合FET N1及FET N4以將位元線bl及位元線nbl連接至參考節點122及參考節點124以完全放電電容器106及電容器116。在放電電容器106及電容器116之後，可增加在WL處施加於FET M1及FET M2之閘極的電壓以閉合FET M1及FET M2，其分別將記憶體元件102及記憶體元件112之端子連接至參考節點126及參考節點128。提高讀取賦能訊號RE上之電壓使得降低PFET P1及PFET P2之閘極端子處的電壓以將位元線bl及位元線nbl連接至電壓源Vdd ，並且打開NFET N11以將NFET N3及NFET N15從參考節點斷開。
在將位元線bl及位元線nbl連接至電壓源Vdd 之後，電容器106及電容器116可開始充電。又，從電壓源Vdd 流過PFET P1之電流的第一部分可流過記憶體元件102，並且從電壓源Vdd 流過PFET P1之電流的第二部分可充電電容器106。類似地，從電壓源Vdd 流過PFET P2之電流的第一部分可流過記憶體元件112，並且從電壓源Vdd 流過PFET P2之電流的第二部分可充電電容器116。然而，電容器106及電容器116可基於記憶體元件102及記憶體元件112是否處於第一互補阻抗狀態（例如，表示第一二元值、符號、參數或條件）或者記憶體元件102及記憶體元件112是否處於第二互補阻抗狀態（例如，表示第二二元值、符號、參數或條件）而以不同速率充電。例如，在第一互補阻抗狀態中，其中記憶體元件102處於導電或低阻抗狀態並且記憶體元件112處於絕緣或高阻抗狀態，來自電壓源Vdd 之電流在記憶體元件102中比在記憶體元件112中高，使得電容器116將以快於電容器106之速率充電。在第二互補阻抗狀態中，其中記憶體元件102處於絕緣或高阻抗狀態並且記憶體元件112處於導電或低阻抗狀態，來自電壓源Vdd 之電流在記憶體元件112中比在記憶體元件102中高，使得電容器106將以快於電容器116之速率充電。
根據一實施例，回應於讀取操作中之電容器106及電容器116的充電速率之差，可至少部分地基於電路108之狀態而偵測記憶體元件102及記憶體元件112之互補阻抗狀態。將位元線bl連接至PFET P4及NFET N3之閘極端子以及PFET P3及NFET N15之汲極端子，同時將位元線nbl連接至PFET P3及NFET N15之閘極端子以及PFET P4及NFET N3之汲極端子。
可觀察到，若在讀取操作中電容器106以快於電容器116之速率充電（例如，當記憶體元件102處於絕緣或高阻抗狀態並且記憶體元件112處於導電或低阻抗狀態），則PFET P4將打開以從電壓源Vdd NFET N3斷開位元線nbl並且NFET N3將閉合以將位元線nbl連接至參考節點128。此舉可快速將位元線nbl拉到低電壓。同時，PFET P3將閉合以將位元線bl連接至電壓源Vdd 並且NFET N3將打開以從參考節點130斷開bl，從而快速將位元線bl拉到高電壓。
類似地，若在讀取操作中電容器116以快於電容器106之速率充電（例如，當記憶體元件102處於導電或低阻抗狀態並且記憶體元件112處於絕緣或高阻態狀態），則PFET P4將閉合以將位元線nbl連接至電壓源Vdd 並且NFET N3將打開以從參考節點128斷開位元線nbl。此舉可快速將位元線nbl拉到高電壓Vdd 。同時，PFET P3將打開以從電壓源Vdd 斷開位元線bl並且NFET N3將閉合以將bl連接至參考節點130，從而在參考節點128處快速將位元線bl拉到低電壓。因此，可觀察到，可藉由抽樣位元線bl或位元線nbl之電壓，而偵測記憶體元件102及記憶體元件112之互補阻抗狀態。在具體實施方式中，可將位元線bl及位元線nbl提供至雙端感測放大器SA之輸入端子以根據記憶體元件102及記憶體元件112之互補阻抗狀態來提供具有值「1」或「0」之輸出訊號。
在特定實施方式中，電路100之PFET P1及PFET P2可在電路150中替換為阻抗元件IE1及阻抗元件IE2，如第1C圖所示。在一個實施方式中，阻抗元件IE1及阻抗元件IE2可形成為電阻器裝置。在另一特定實施例中，其中記憶體元件102及記憶體元件112實施為關聯電子開關(correlated electron switch; CES)裝置，阻抗元件IE1及阻抗元件IE2可形成為具有類似於記憶體元件102及記憶體元件112之性質的CES裝置。此處，形成為CES元件之阻抗元件IE1及阻抗元件IE2可在低阻抗或導電狀態中形成或置於低阻抗或導電狀態中。根據一實施例，阻抗元件IE1及阻抗元件IE2可形成負荷，從而在讀取操作中防止選定非揮發性記憶體元件的非預期重設。
例如，假定阻抗元件IE1及阻抗元件IE2具有處於低阻抗或導電狀態之記憶體元件102或記憶體元件112之相同電阻R，跨記憶體元件102或記憶體元件112之端子的電壓可為近似Vdd /3（其可顯著低於V重設 以在記憶體元件102或記憶體元件112中引起非預期重設操作）。例如若來自阻抗元件IE1或阻抗元件IE2之負荷高於R，則可降低此電壓（例如，至V感測 /3）。應理解，在其他實施方式中，阻抗元件IE1或阻抗元件IE2之電阻可大於或小於處於低阻抗或導電狀態之記憶體元件102或記憶體元件112之電阻的兩倍。在一個替代實施方式中，阻抗元件IE1或阻抗元件IE2之電阻可約等於處於低阻抗或導電狀態之記憶體元件102或記憶體元件112之電阻。在另一替代實施方式中，阻抗元件IE1或阻抗元件IE2之電阻可為處於低阻抗或導電狀態之記憶體元件102或記憶體元件112之電阻的約三倍。應理解，此等僅為可形成於電壓源與選定非揮發性記憶體元件之端子之間的負荷的實例，但所主張之標的並不限於此方面。
根據一實施例，可選擇性地配置電路100以在第一模式中操作，該第一模式中可將記憶體元件102及記憶體元件112之互補阻抗狀態映射至兩個可能值、條件或參數（例如，「0」或「1」）中的單一值、條件後參數，或在第二模式中操作，該第二模式中記憶體元件102及記憶體元件112之阻抗狀態可每個獨立地映射至第二模式中之單一值、條件或參數。例如，在處於第一模式時，可將記憶體元件102及記憶體元件112之互補阻抗狀態映射至單一位元值，而處於第二模式時，可將記憶體元件102及記憶體元件112之阻抗狀態映射至兩個位元。
第1D圖圖示記憶體元件102及記憶體元件112可如何在電路160中配置為第二模式之示例實施方式。此處，在從操作之第一模式轉換至操作之第二模式中，位元線bl及位元線nbl可從NFET N3及NFET N15以及PFET P3及PFET P4斷開，隨後連接至單端感測放大器SA1或感測放大器SA2的端子。當第一模式可賦能快速且可靠讀取操作時（例如，在其中要求快速且可靠讀取操作之情況下），第二模式可賦能更大記憶體容量（例如，在其中可要求較高容量記憶體之情況下）。
第2圖為圖示根據上文論述之實施例電路100的電路在讀取操作中的行為態樣的曲線圖（例如，藉由閉合NFET N1及NFET N4）。如上文論述，讀取操作可開始於將連接至處於互補阻抗狀態之記憶體元件的位元線放電。曲線圖204顯示連接至處於絕緣或高阻抗狀態之第一記憶體元件（例如，記憶體元件102）的位元線（例如，位元線bl）之電壓量值的後續變化，同時曲線圖206顯示連接至處於導電或低阻抗狀態之第二記憶體元件（例如，記憶體元件112）的位元線（例如，位元線nbl）之電壓值的後續變化。如在特定非限制性實例中可觀察到，曲線圖204及曲線圖206中反映之電壓值以不同速率增加，其中曲線圖204之電壓值以快於曲線圖206之電壓值的速率增加。另外，曲線圖204及曲線圖206中反映的電壓值在開始讀取操作以偵測第一記憶體元件及第二記憶體元件之互補阻抗狀態之後，在~900ps處足夠地偏離。曲線圖202示出在第1A圖、第1C圖及第1D圖中示出之讀取賦能訊號RE的電壓。時間208為讀取操作中之一時刻，其中PFET P3及PFET P4打開或閉合以將bl或nbl快速拉到電壓Vdd 。
第3圖為根據第2圖之電路100的實施例的過程的流程圖。可結合讀取操作執行方塊302、方塊304及方塊306處之動作以偵測兩個記憶體元件表達或表示二元值、符號、參數或條件之互補阻抗狀態，如上文論述。在實施例中，可在一或多個先前的寫入操作過程中將兩個記憶體元件置於互補阻抗狀態。方塊302及方塊304可包括將第一位元線及第二位元線耦接至一或多個電壓源。例如，PFET P1及PFET P2可閉合以將位元線bl及位元線nbl耦接至電壓源。在方塊302及方塊304之動作之前可採取動作以放電第一位元線及第二位元線之電容。例如，電容器106及電容器116可藉由閉合NFET N1及NFET N14而放電以將位元線bl連接至參考節點122並且連接參考節點124。
方塊306可包括至少部分地基於不同速率偵測第一記憶體元件及第二記憶體元件之互補阻抗狀態，在方塊302及方塊304處將第一位元線及第二位元線耦接至電壓源之後以該等不同速率放電第一位元線及第二位元線。例如，如上文論述，若記憶體元件102處於導電或低阻抗狀態並且記憶體元件112處於絕緣或高阻抗狀態，PFET P4可將位元線nbl耦接至電壓源，並且NFET N15可將位元線bl耦接至參考節點128。同樣地，若記憶體元件102處於導電或低阻抗狀態並且記憶體元件112處於絕緣或高阻抗狀態，PFET P3可將位元線bl耦接至電壓源，並且NFET N15可將位元線nbl耦接至參考節點130。記憶體裝置102及記憶體裝置112之互補阻抗狀態可隨後藉由抽樣位元線bl或位元線nbl來決定。
根據一實施例，諸如根據位元單元電路110形成之位元單元的多個位元單元可經配置成位元單元陣列，如第4圖所示。此處，回應於對應字線WL（例如，閉合第1A圖、第1C圖及第1D圖中所示之對應NFET M1及NFET M2）上之電壓訊號，在讀取操作中可存取一列位元單元電路。連接至對應位元線bl及位元線nbl之輸入/輸出(input/output; I/O)電路140可促進應用於該列已存取位元單元之讀取或寫入操作。第4圖之特定實施方式示出耦接於電壓源Vdd 與對應位元線bl之間的PFET P1及耦接至電壓源Vdd 與對應位元線nbl之間的PFET P2。在替代實施方式中，PFET P1及PFET P2可由第1C圖中圖示之對應阻抗元件IE1及阻抗元件IE2來替代。
I/O電路140可根據如上述之特定操作模式而不同地配置。例如，若位元單元電路110將在第一模式中操作，該第一模式中關聯記憶體元件102及記憶體元件112之互補阻抗狀態映射至單一值、條件或參數，則關聯I/O電路140可將NFET N3及NFET N15以及PFET P3及PFET P4耦接至關聯位元線bl及位元線nbl，如第1A圖及第1C圖之配置所示。若位元單元電路110將在第二模式中操作，該第二模式中關聯記憶體元件102及記憶體元件112將表示兩個獨立值、條件或參數，則關聯I/O電路140可將關聯位元線bl耦接至關聯感測放大器SA1並且將關聯位元線nbl耦接至關聯感測放大器SA2。
如上文指出，上述記憶體元件（例如，記憶體元件102及記憶體元件112）可包含包括關聯電子開關(correlated electron switch; CES)元件之記憶體元件，關聯電子開關元件包括關聯電子材料(Correlated Electron Material; CEM)。在此上下文中，CES元件可展現由電子相關引起之突發導體/絕緣體轉變，而非固態結構相變（例如，相變記憶體(phase change memory, PCM)裝置中之晶體/非晶，或電阻性RAM裝置中的長絲形成及導電，如上所述）。在一個態樣中，與熔融/固化或長絲形成不同，CES元件中之突發導體/絕緣體轉變可回應於量子力學現象。CEM記憶體裝置中在導電狀態與絕緣狀態之間的此種量子力學轉變可根據數個態樣之任一者來瞭解。
在一個態樣中，在絕緣狀態與導電狀態之間的CES元件的量子力學轉變可根據莫特轉變(Mott transition)來理解。在莫特轉變中，若發生莫特轉變條件，則材料可自絕緣狀態轉換至導電狀態。準則可藉由以下條件定義：(nc )1/3 a≈0.26，其中nc 為電子濃度及「a」為玻爾半徑。若達成臨界載流子濃度使得滿足莫特準則，則可發生莫特轉變，並且狀態可從高電阻/電容變化至低電阻/電容。
在一個態樣中，莫特轉變可藉由電子之區域化而控制。隨著載流子被區域化，電子之間的強庫侖相互作用分裂材料能帶，而產生絕緣體。若電子不再被區域化，則弱庫侖相互作用可主導能帶分裂，而留下金屬（導電）能帶。這有時被解釋為「擁擠電梯(crowded elevator)」現象。在電梯內僅有少數人時，人可容易移動，這類似於導電狀態。另一方面，在電梯中的人達到特定濃度時，乘客不再能夠移動，這類似於絕緣狀態。然而應瞭解的是，為了說明目的而提供的這種經典解釋，如同量子現象的所有經典解釋一樣，僅僅是一種不完全的類比，並且所主張之標的不受限於此態樣。
在特定實施方式中，CES元件可回應於CES元件大部分體積中的莫特轉變，而切換電阻狀態。在一個態樣中，CES元件可包含選自包含以下各者之群組中之材料：鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩、釔、及鋅（上述各者可與陰離子，諸如氧或其他種類配位體連接），或上述各者之組合。
在特定實施例中，CES元件可形成為「CEM隨機存取記憶體(CEM random access memory; CeRAM)」裝置。在此上下文中，CeRAM裝置包含一材料，該材料至少部分基於該材料的至少一部分利用量子力學莫特轉變在導電狀態與絕緣狀態之間的轉變，可在複數個預定可偵測式記憶體狀態之間或之中轉變。在此上下文中，「記憶體狀態」意謂記憶體裝置的一種可偵測狀態，此狀態指示值、符號、參數或條件，此處僅提供幾個實例。在一種特定實施方式中，如下文所述，可至少部分基於在讀取操作中在記憶體裝置之端子上偵測到的訊號，來偵測記憶體裝置的記憶體狀態。在另一特定實施方式中，如下文所述，可藉由在「寫入操作」中跨記憶體裝置之端子施加一或多個訊號，將記憶體裝置置於特定記憶體狀態中，以表示或儲存特定值、符號或參數。
在特定實施方式中，CES元件可包含夾在導電端子之間的材料。藉由在端子之間施加特定的電壓及電流，材料可在前述導電與絕緣記憶體狀態之間轉變。如下文特定示例性實施方式所論述，夾在導電端子之間的CES元件的材料，可藉由跨具有電壓V 重設 、電流I 重設 的端子施加第一程式化訊號而被置於絕緣或高阻抗記憶體狀態，或可藉由跨具有電壓V 設定 、電流I 設定 的端子施加第二程式化訊號而被置於導電或低阻抗記憶體狀態。在此上下文中，應瞭解到，諸如「導電或低阻抗」記憶體狀態與「絕緣或高阻抗」記憶體狀態的術語為相對性術語，且不專屬於任何特定的阻抗或導電率的數量或值。例如，在一個態樣中，記憶體裝置在位於稱為絕緣或高阻抗記憶體狀態之第一記憶體狀態中時，導電性少於（或，絕緣性高於）在位於稱為導電或低阻抗記憶體狀態的第二記憶體狀態中時。此外，如下文相對於特定實施方式所論述，可將CES元件置於兩個或更多個不同且可分辨的低阻抗或導電狀態之任一者中。
在特定實施方式中，CeRAM記憶體單元可包含形成在半導體上之金屬/CEM/金屬（M/CEM/M）堆疊。此種M/CEM/M堆疊可例如形成在二極體上。在示例性實施方式中，此種二極體可選自由接面二極體及肖特基二極體所組成之群組。在此上下文中，應瞭解到「金屬」意謂導體，亦即任何充當金屬的材料，該金屬包括例如多晶矽或摻雜半導體。
第5A圖圖示根據實施例之CES元件的跨端子上（未示出）之電流密度對電壓的曲線圖。至少部分基於（例如在寫入操作中）施加至CES元件端子的電壓，可將CES元件置於導電狀態或絕緣狀態。例如，施加電壓V 設定 及電流密度J 設定 ，可將CES元件置於導電記憶體狀態中，而施加電壓V 重設 及電流密度J 重設 可將CES元件置於絕緣記憶體狀態中。在將CES元件置於絕緣狀態或導電狀態之後，可藉由（例如在讀取操作中）施加電壓V讀取 並偵測跨CeRAM裝置端子處的電流或電流密度，來偵測CES元件的特定狀態。
根據實施例，第5A圖中之CES裝置可包含任一過渡金屬氧化物(TMO)，諸如，例如鈣鈦礦、莫特絕緣體、電荷交換絕緣體及安德森無序絕緣體。在特定實施方式中，CES裝置可由諸如氧化鎳、氧化鈷、氧化鐵、氧化釔之切換材料、及鈣鈦礦、諸如鉻摻雜鈦酸鍶、鈦酸鑭，及包括錳酸鐠鈣及亞錳酸鐠鑭之錳酸鹽族組成，此僅為所舉的幾個實例。特定而言，併入有具有不完全的 d 及 f 軌道殼層之元素的氧化物可展現用於CES裝置中之充足的電阻切換特性。在一實施例中，可不使用電鑄製備CES裝置。其他實施方式可在不背離本案所主張之標的之情況下使用其他過渡金屬化合物。例如，可使用{M(chxn)2 Br}Br2 （其中M可包含Pt、Pd或Ni，且chxn包含1R,2R-環己二胺）和其他此類金屬錯合物，而不脫離所主張之標的。
在一個態樣中，第5A圖之CES裝置可包含為TMO金屬氧化物可變電阻材料的材料，但應瞭解到這些僅為示例性的而不意為限制所主張之標的。特定實施方式也可使用其他可變可變電阻材料。氧化鎳(NiO)經揭示為一種特定TMO。本文所論述之NiO材料可摻雜外來配位體，其可穩定可變電阻特性。特定而言，本文所揭示之NiO可變電阻材料可包括由NiO(Cx )指示之含碳配位體。此處，熟習此項技術者可簡單地藉由平衡原子價，決定用於任意特定含碳配位體之x的數值及具有NiO之含碳配位體的任意特定組合。在另一特定實例中，摻雜有外來配位體之NiO可表示為NiO(Lx )，其中Lx 係配位元體元素或化合物且x指示用於一個NiO單位之配位體的單位的數量。熟習此項技術者可簡單地藉由平衡原子價決定用於任意特定配位體之x的值及具有NiO或任意其他過渡金屬化合物之配位體的任意特定組合。
若施加了足夠偏壓（例如，超過能帶分裂電位）且滿足前述莫特條件（注入的電洞等於切換域中之電子），則CES元件可經由莫特轉變從導電狀態快速切換至絕緣狀態。此可發生在第4A圖曲線圖中的點408處。此時，電子不再被屏蔽及被區域化。此相關性可產生強電子間相互作用電位，該電位可使能帶分裂以形成絕緣體。儘管CES元件仍處於絕緣狀態中，但電流可由電洞的傳輸而產生。如若跨CES元件之端子施加充足偏壓，則可越過金屬絕緣體金屬(metal - insulator - metal; MIM)裝置之電位屏障而將電子注入MIM二極體中。如若足夠的電子已被注入且足夠的電位已跨端子上施加以將CES元件置於特定低阻抗或導電狀態中，則電子增多可屏蔽電子並移除電子的區域化，此可使能帶分裂電位瓦解而形成金屬。
根據實施例，CES元件中之電流可由外部施加之「順應」條件控制，該條件可至少部分地基於在寫入操作期間可受限制之施加的外部電流來決定，以使CES元件置於導電或低阻抗狀態中。此外部施加的順應電流亦可設定電流密度條件，以用於使CES元件置於高阻抗或絕緣狀態的後續重設操作。如第5A圖之特定實施方式所示，可在寫入操作期間在點416處施加使CEM元件置於導電或低阻抗狀態中之電流密度J 順應 ，該電流密度J 順應 可決定在後續寫入操作中使CES裝置置於高阻抗或絕緣狀態之順應性條件。如圖所示，CES裝置可隨後藉由在點408處在電壓V 重設 下施加電流密度J 重設 ≧J 順應 而置於絕緣或高阻抗狀態，其中J 順應 從外部施加。
順應性因此可在CES元件中設定一定量電子，該電子將要由電洞「捕獲」以用於莫特轉變。換言之，在寫入操作中經施加以使CES元件進入導電記憶體狀態之電流可決定將注入CES元件之電洞的數目，該等電洞用於隨後將CES元件轉變至絕緣記憶體狀態。
如上文指出，重設條件可回應於點408處之莫特轉變而出現。如上文指出，此種莫特轉變可在CES元件中的一條件下發生，在該條件下，電子濃度n 等於電洞濃度p 。此條件可根據表達式(1)模型化如下：
(1)
其中：
λ TF 為湯瑪斯費米屏蔽長度；及
C 為常數。
根據實施例，第5A圖圖示的曲線圖中的區域404中的電流或電流密度，可回應於跨CES元件端子施加的電壓訊號所注入的電洞而存在。在此，當跨CES元件端子施加臨界電壓VMI 時，電洞注入可滿足莫特轉變準則，以進行從導電狀態至絕緣狀態的轉變。此條件可根據表達式(2)模型化如下：
(2)
其中Q(VMI ) 為注入電荷(電洞或電子）且為施加電壓之函數。
注入電洞以致能莫特轉變可發生在能帶之間且回應於臨界電壓VMI 與臨界電流IMI 。根據表達式(1)，藉由表達式(2)中之IMI 注入之電洞使電子濃度n 等於電荷濃度以引起莫特轉變，此臨界電壓VMI 對湯瑪斯費米屏蔽長度λ TF 之依賴性可根據如下表達式(3)模型化如下：
(3)
其中：
ACeRam 為CES元件的截面面積；以及
J 重設 (VMI ) 為於臨界電壓VMI 下施加至CES元件以將CES元件置於絕緣狀態的穿過CES元件的電流密度。
根據實施例，可藉由注入足夠數量的電子以滿足莫特轉變準則，來將CES元件置於導電記憶體狀態中（例如藉由從絕緣記憶體狀態轉變）。
在將CES轉變成導電記憶體狀態的過程中，隨著注入足夠的電子，且跨CES裝置端子的電位克服了臨界切換電位（例如V 設定 ），注入電子開始屏蔽並去區域化雙重佔據的電子，以反轉不均衡反應並關閉帶隙。用於在达成轉變至導電記憶體狀態的臨界電壓VMI 處將CES轉變至導電記憶體狀態的電流密度J 設定 (VMI ) ，可根據以下表達式(4)來表示：
(4)
其中：
aB 為波爾半徑。
根據實施例，用於在讀取操作中偵測CES元件之阻抗狀態的「讀取訊窗」402可闡述為在讀取電壓V 讀取 下，當CES元件處於絕緣狀態時圖第5A圖曲線中部分406，與當CES元件處於導電狀態時的第5A圖曲線中部分404之間的差異。在特定實施方式中，讀取訊窗402可用以決定組成CES元件之材料的湯瑪斯費米屏蔽長度λ TF 。例如，在電壓V 重設 處，電流密度J 重設 及J 設定 可根據如下表達式(5)相關：
(5)
在另一實施例中，在寫入操作中用於將CES元件置於絕緣或導電記憶體狀態中的「寫入窗口」410，可被闡述為V 重設 （於J 重設 下）與V 設定 （於J 設定 下）之間的差異。建立|V 設定 |＞|V 重設 | 賦能導電與絕緣狀態之間的切換。V 重設 可近似處於由相關性產生之能帶分裂電位下，及V 設定 可近似為能帶分裂電位之兩倍。在特定實施方式中，可至少部分地藉由CES元件之材料與摻雜而決定寫入窗口410之尺寸。
在CES元件中從高電阻/電容到低電阻/電容之轉換可由CES元件之單一阻抗表示。第5B圖繪示示例性可變阻抗裝置（諸如CES元件）之等效電路之示意圖，諸如可變阻抗裝置424。如本案所提及，可變阻抗裝置424可包含可變電阻與可變電容兩者之特徵。例如，在實施例中，用於可變阻抗裝置之等效電路可包含可變電阻器，諸如與可變電容器並聯之可變電阻器426，諸如可變電容器428。當然，儘管第5B圖中的可變電阻器426及可變電容器428被繪製為包含離散部件，但可變阻抗裝置（諸如可變阻抗裝置424）可包含實質上同質的CEM元件，其中CEM元件包含可變電容與可變電阻的特性。下文中表1繪示示例性可變阻抗裝置之示例性真值表，該裝置諸如可變阻抗裝置400。
表1-相關電子開關真值表
在第5A圖之CES元件之特定實施方式中，可將CES元件置於兩個不同阻抗狀態之任一者中：回應於設定操作之低阻抗或導電狀態及回應於重設操作之高阻抗或絕緣狀態。
將CES元件置於複數個預定記憶體狀態之特定記憶體狀態中的寫入操作可包括將「程式化訊號」施加至CES元件之端子。預定記憶體狀態之特定狀態可對應於待施加於記憶體裝置之特定電壓位準（例如，V 設定 及V 重設 ）。類似地，預定記憶體狀態之特定狀態可對應於待施加於記憶體裝置之特定電流位準（例如，I 設定 及I 重設 ）。因此，在特定實施例中，在寫入操作中將CES元件置於特定記憶體狀態的程式化訊號可經控制以具有對應於特定記憶體狀態之特定電壓位元準及電流位準。
如下文在特定實施方式中描述，可至少部分地基於資料訊號，在訊號選擇電路選擇具有程式化訊號之電壓位準的電壓訊號，該程式化訊號用以將記憶體裝置置於預定記憶體狀態中。連接至訊號選擇電路之導電元件可至少部分地基於資料訊號，在對應於預定記憶體狀態之電流位準處選擇性地將電壓訊號連接至記憶體裝置或者將電壓訊號與記憶體裝置斷開。在此上下文中，「導電元件」包括能夠允許電流通過兩個節點之電路元件。在特定實施方式中，可至少部分地基於特定條件，導電元件可改變允許通過節點之間的電流。下文所述特定實施方式使用FET作為導電元件以至少部分基於施加至閘極端子的電壓來允許電流通過源極與汲極端子之間。然而，應理解，其他種類裝置（諸如，雙極電晶體、二極體、可變電阻器等等）可用作導電元件，並且所主張之標的不限於此方面。在此上下文中，具有第一端子及第二端子之導電元件可藉由在第一端子與第二端子之間提供對於特定訊號具有非常小或幾乎可忽略阻抗之導電路徑，來「連接」第一端子與第二端子。在一個特定示例性實施方式，導電元件可至少部分地基於提供至導電元件之第三端子的訊號（例如，基於施加至第三端子之電壓或電流），改變第一端子與第二端子之間的阻抗。在一個態樣中，導電元件可「閉合」以由此回應於提供至第三端子上之訊號來連接第一端子與第二端子。同樣地，導電元件可「打開」以由此回應於提供至第三端子上之不同訊號來斷開第一端子與第二端子。在一個態樣中，處於開路狀態之導電元件可藉由去除或中斷第一電路部分與第二電路部分之間的導電路徑，來將第一電路部分與第二電路部分隔離。在另一態樣中，導電元件可基於提供至第三端子之訊號改變處於打開及閉合狀態之間的第一端子與第二端子之間的阻抗。
在進一步實施例中，複數個記憶體元件之一或多個（例如，CES元件）可個別地置於第一金屬化層之導電線與第二金屬化層之導電線的一或多個交叉點處的積體電路內。一或多個存取裝置可置於第一金屬化層之導電線與第二金屬化層之導電線的交叉點的相應一或多個處，其中在實施例中該存取裝置可與相應記憶體裝置配對。在進一步實施例中，記憶體裝置可與由相同或不同過程形成之如本文所述的導電元件組合形成於裝置中。在示例實施方式中，記憶體裝置可與使用不同及/或互補過程技術（諸如互補金屬氧化物半導體(complementary metal oxide semiconductor; CMOS)技術）之導電元件組合形成。例如，諸如NFET及PFET裝置之導電元件可使用已知過程及技術形成。
在前面描述中，在特定之使用上下文中，諸如正在論述之有形部件（及/或類似地，有形材料）的情況，在「在...上」與「在...上方」之間存在區別。例如，物質在基板「上」之沉積指包括直接實體及有形接觸而在沉積物質與後面實例中之基板之間沒有中間物之沉積，該中間物諸如中間物質（例如，在插入過程操作期間形成的中間物質）；儘管如此，在基板「上方」之沉積，同時理解為可能包括在基板「上」沉積（因為「上」也可精確地稱為「上方」），理解為包括其中一或多個中間物質，諸如一或多個中間物質，存在於沉積物質與基板之間，使得沉積物質不一定與基板直接物理及有形接觸。
在適當特定使用上下文中，諸如其中論述有形材料及/或有形部件，在「下面」與「在...下」之間進行類似的區分。而在這種特定的使用上下文中，「下面」意味著必然意味著實體上及有形的接觸（類似於剛剛描述的之「上」），「在...下」可能包括其中存在直接實體及有形接觸之情況但不一定意味著直接實體及有形接觸，例如如若存在一或更多種中間物，諸如一或更多種中間物質。因此，「在...上」應理解為「直接在...上方」及「在...之下」應理解為「直接在...下方」。
同樣地，應理解，以類似於先前提及之術語「向上」、「向下」、「頂部」、「底部」等等之方式理解術語諸如「在...上方」及「在...下」。這些術語可以用於便於論述，但並不旨在必要地限制所主張之標的的範疇。舉例而言，術語「在...上方」例如並不意味著暗示主張範疇僅限於實施例是正面向上的情況，諸如與上端朝下之實施例相比較。實例包括如一個圖示之倒裝晶片，其中例如在不同時候（例如，在製造期間）的取向可不一定對應於最終產品之取向。因此，例如，如若物件以特定方向（諸如倒置）在適用的主張範疇之內，作為一個示例，則同樣地，後者也被解釋為以另一方向包括在適用的主張範疇內，諸如正面朝上，再例如，反之亦然，即使適用的文字權利要求語言有可能以其他方式解釋。當然，再次，如在專利申請之說明書中一直如此，描述及/或使用之特定上下文提供了關於合理推斷的有用指導。
除非另有明確說明，在本揭示案之上下文中，術語「或」若用於關聯諸如A、B或C之列表，則旨在表示在此以包括性意義使用之A、B及C，以及在此以排他性意義使用之A，B或C。在此理解之下，「及」用於包括性意義，且旨在意味著A、B及C；而「及/或」可用於極其小心清楚表示包含所有前述意義，但此用法並非必需。另外，術語「一或多個」及/或類似項用以描述單數形式之任一特徵、結構、特性及/或類似項，「及/或」亦用以描述複數個及/或一些其他組合之特徵、結構、特性及/或類似項。另外，術語「第一」、「第二」、「第三」及類似術語用以區別不同態樣，諸如例如不同部件，而不提供數字限制或暗示特別順序，除非另外明確地指示。同樣地，術語「基於」及/或類似術語被理解為未必意欲傳達諸因素之詳盡清單，但允許不一定明確描述之額外因素之存在。
本說明書全文中提及「一個實施方式」、「一實施方式」、「一個實施例」、「一實施例」及/或類似項意謂相對於特定實施方式及/或實施例描述之特定特徵、結構及/或特性可納入所主張之標的之至少一個實施方式及/或實施例中。因此，該等片語在例如貫穿本說明書各處之出現並非一定意指相同實施方式或任何一個所述特定實施方式。另外，應理解，所描述之特定特徵、結構，及/或特性能夠在一或多個實施方式中以不同的方式結合，且因此符合所欲主張之範疇。當然，一般而言，該等及其他問題隨上下文而變化。因此，描述及/或使用之特定上下文提供有關根據得出之推斷之有益的指導。
儘管已圖示及描述了目前考慮為示例性特徵之內容，但是熟習此項技術者將理解，可在不脫離所主張之標的之情況下，進行各種其他修改，也可以進行等同替換。另外地，可進行許多修改以使特定情況適於所主張之標的的教示內容，而不脫離本文所述之中心概念。因此，主張之標的並不旨在限於所揭示之特定實例，相反此種主張之標的亦可包括落在所附申請專利範圍或其等同物之範圍內的所有方面。
100‧‧‧電路
102‧‧‧記憶體元件
106‧‧‧電容器
110‧‧‧位元單元電路
116‧‧‧電容器
122‧‧‧參考節點
124‧‧‧參考節點
126‧‧‧參考節點
128‧‧‧參考節點
130‧‧‧參考節點
132‧‧‧參考節點
1401‧‧‧輸入/輸出(I/O)電路
1402‧‧‧輸入/輸出(I/O)電路
140m‧‧‧輸入/輸出(I/O)電路
150‧‧‧電路
160‧‧‧電路
202‧‧‧曲線圖
204‧‧‧曲線圖
206‧‧‧曲線圖
208‧‧‧時間
210‧‧‧時間
302‧‧‧方塊
304‧‧‧方塊
306‧‧‧方塊
402‧‧‧讀取訊窗
404‧‧‧部分/區域
406‧‧‧部分
408‧‧‧點
410‧‧‧寫入窗口
412‧‧‧區域
414‧‧‧區域
416‧‧‧點
422‧‧‧端子
424‧‧‧可變阻抗裝置
426‧‧‧可變電阻器
428‧‧‧可變電容器
430‧‧‧端子
本案主張之標的在說明書之結尾部分特別指出並明確主張。然而，本發明之標的之結構及/或操作方法，及目標、特徵，及/或優勢可在結合附圖閱讀時藉由參考以下詳細說明最佳地理解，在該等附圖中：
第1A圖為用於執行與位元單元相關之讀取操作的電路的示意圖；
第1B圖為根據實施例之用於在執行讀取操作中使用的感測放大器之示意圖；
第1C圖及第1D圖為根據替代實施方式之用於執行與位元單元相關之讀取操作的替代電路之示意圖；
第2圖為圖示根據實施例之電路之行為態樣的曲線圖；
第3圖為根據實施例之過程的流程圖；
第4圖為根據實施例之多位元單元記憶體陣列的示意圖；
第5A圖圖示根據實施例之關聯電子開關(correlated electron switch; CES)裝置的電流密度對電壓的曲線圖；以及
第5B圖為根據實施例之CES裝置的等效電路圖。
在下文的詳細說明中參考形成其一部分的附圖，其中類似的元件編號在所有附圖中可標定相同、類似及/或相似的部分。應理解，諸如為了說明之簡明性及/或清晰性起見，圖未按比例繪製。例如，一些態樣之尺寸可相對於其他而誇示。另外，應理解可使用其他實施例。另外，可在不脫離所主張之標的之前提下進行結構及/或其他變更。本說明書提及「所主張之標的」指旨在被一或多個請求項或其任意部分覆蓋之標的，並不一定意指完整的請求項集合、請求項集合（例如，方法請求項、設備請求項等）之特定組合、或特定的請求項。亦應注意，諸如向上、向下、頂部、底部等之方向及/或引用可用以便於圖式之論述，及/或並不意欲限制所主張之標的之應用。因此，以下詳細之描述不應視為限制所主張之標的及/或同等物。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無

Claims (18)

  1. 一種裝置，包括： 一第一記憶體元件及一第二記憶體元件，具有互補阻抗狀態，該等互補阻抗狀態共同表示一二元符號、值、條件或參數，該第一記憶體元件之一第一端子及該第二記憶體元件之一第一端子耦接至一或多個參考節點； 一第一位元線，耦接至該第一記憶體元件之一第二端子； 一第二位元線，耦接至該第二記憶體元件之一第二端子；以及 一電路，回應於該第一位元線及該第二位元線的充電速率之差而偵測該等互補阻抗狀態。
  2. 如請求項1所述之裝置，進一步包括一電路，將該等偵測到之互補阻抗狀態映射至該單一二元符號、值、條件或參數。
  3. 如請求項1所述之裝置，其中該第一記憶體元件及該第二記憶體元件可配置以具有兩個獨立阻抗狀態表示兩個獨立二元符號、值、條件或參數。
  4. 如請求項3所述之裝置，進一步包括一第一感測放大器及一第二感測放大器，該第一感測放大器用以偵測該第一記憶體元件之一阻抗狀態，該第二感測放大器用以偵測該第二記憶體元件之一阻抗狀態。
  5. 如請求項1所述之裝置，進一步包括在一讀取操作中耦接至該第一位元線及該第二位元線之一或多個電壓源。
  6. 如請求項2所述之裝置，其中若該第一記憶體元件處於一絕緣或高阻抗狀態且該第二記憶體元件處於一導電或低阻抗狀態，則該第一位元線上之一電壓值以比該第二位元線上之一電壓值的增長速率高的一速率增長。
  7. 如請求項1所述之裝置，其中回應於該第一位元線及第二位元線的充電速率之差而偵測該互補阻抗狀態的該電路包括耦接至該第一位元線之一第一反相電路及耦接至該第二位元線之一第二反相器。
  8. 如請求項1所述之裝置，其中該第一記憶體元件及該第二記憶體元件之該等第一端子回應於一字線電壓而耦接至該一或多個參考節點。
  9. 如請求項1所述之裝置，其中用以偵測該互補阻抗狀態之該電路進一步包括： 一第一導電元件，該第一導電元件回應於處於一絕緣或高阻抗狀態之該第一記憶體元件及處於一導電或低阻抗狀態之該第二記憶體元件而將該第一位元線耦接至一第一電壓源；以及 一第二導電元件，該第二導電元件回應於處於該絕緣或高阻抗狀態之該第一記憶體元件及處於該導電或低阻抗狀態之該第二記憶體元件而將該第二位元線耦接至一第一參考節點。
  10. 如請求項9所述之裝置，其中用以偵測該等互補阻抗狀態之該電路進一步包括： 一第三導電元件，該第三導電元件回應於處於該絕緣或高阻抗狀態之該第一記憶體元件及處於該導電或低阻抗狀態之該第二記憶體元件而將該第一位元線從一第二參考節點去耦；以及 一第四導電元件，該第四導電元件回應於處於該絕緣或高阻抗狀態之該第一記憶體元件及處於該導電或低阻抗狀態之該第二記憶體元件而將該第二位元線從一第二電壓源去耦。
  11. 如請求項9所述之裝置，其中用以偵測該等互補阻抗狀態之該電路基於該第一位元線之一電壓或該第二位元線上之一電壓而進一步偵測該等互補阻抗狀態。
  12. 如請求項1所述之裝置，其中該第一位元線經由一第一阻抗元件耦接至一電壓源及該第二位元線經由一第二阻抗元件耦接至該電壓源，並且其中該第一阻抗元件及該第二阻抗元件之阻抗與處於一低阻抗或導電阻抗狀態之該第一記憶體元件及該第二記憶體元件的阻抗匹配。
  13. 如請求項1所述之裝置，其中該第一記憶體元件及該第二記憶體元件包括第一關聯電子開關(CES)元件及第二關聯電子開關元件。
  14. 一種方法，包括以下步驟： 將一第一位元線耦接至一或多個電壓源，該第一位元線連接至一第一記憶體元件； 將一第二位元線耦接至該一或多個電壓源，該第二位元線連接至一第二記憶體元件，處於互補阻抗狀態之該第一記憶體元件及第二記憶體元件共同表示一二元符號、值、條件或參數；以及 回應於將該第一位元線及該第二位元線耦接至該第一電壓源及該第二電壓源，至少部分地基於該第一位元線及第二位元線的充電速率之差來偵測該等互補阻抗狀態。
  15. 如請求項14所述之方法，進一步包括以下步驟：將等該偵測到之互補阻抗狀態映射至該單一二元符號、值、條件或參數。
  16. 如請求項14所述之方法，進一步包括以下步驟：在將該第一位元線及該第二位元線耦接至該一或多個電壓源之前放電該第一位元線及第二位元線。
  17. 如請求項14所述之方法，其中偵測該等互補阻抗狀態之步驟進一步包括以下步驟： 回應於處於一絕緣或高阻抗狀態之該第一記憶體元件及處於一導電或低阻抗狀態之該第二記憶體元件而將該第一位元線耦接至一第一電壓源；以及 回應於處於該絕緣或高阻抗狀態之該第一記憶體元件及處於該導電或低阻抗狀態之該第二記憶體元件而將該第二位元線耦接至一第一參考節點。
  18. 一種設備，包括： 複數個位元單元，形成為一陣列位元單元，每個位元單元包括第一記憶體元件及第二記憶體元件，每個位元單元藉由一第一位元線及一第二位元線耦接至至少一個其他位元單元，其中該第一記憶體元件及一第二記憶體元件具有互補阻抗狀態，該等互補阻抗狀態共同表示一二元符號、值、條件或參數；以及 至少一個電路，回應於該第一位元線及第二位元線的充電速率之差而偵測該複數個位元單元之一選定一者的第一記憶體元件及第二記憶體元件的該等互補阻抗狀態。
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