TWI754686B - 用於非易失性記憶體裝置操作的方法、系統及裝置 - Google Patents

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Abstract

揭示了用於操作非易失性記憶體裝置的方法、系統及裝置。在一個態樣中，可將相關電子開關(CES)裝置在寫入操作中設置為多個記憶體狀態的任一者。在兩階段操作期間，複數個位元格可連接到共同電源電壓，以將個別位元格設置為預期阻抗狀態。

Description

用於非易失性記憶體裝置操作的方法、系統及裝置
揭示了利用記憶體裝置的技術。
非易失性記憶體是一記憶體類別，其中在將供應到裝置的功率去除之後，記憶體單元或元件不會失去其狀態。例如，最早的電腦記憶體(由可在兩個方向上磁化的鐵氧體環所製成的)是非易失性的。隨著半導體技術發展到更高水平的微型化，便將鐵氧體裝置捨棄用於更常見的易失性記憶體，諸如DRAM(動態隨機存取記憶體)和SRAM(靜態RAM)。
非易失性記憶體的一個類型，電可擦除可程式化唯讀記憶體(EEPROM)裝置具有大的單元面積且可能在電晶體閘極上需要大電壓(例如，自12.0至21.0伏特) 用以寫入或擦除。而且，擦除或寫入時間典型為幾十微秒之數量級。EEPROM的一個限制因素為擦除/寫入週期的有限數目為不超過600,000，或為105 -106 之數量級。半導體工業已藉由在稱作快閃記憶體裝置之EEPROM中可將「頁面」(例如，子陣列)一次擦除的此種方式來扇區化記憶體陣列，來消除在EEPROM與非易失性電晶體之間的穿過閘極開關電晶體的需要。在快閃記憶體裝置中，犧牲了保持隨機存取(擦除/寫入單一位元)之能力，獲得速度及更高位元密度。
近年來，FeRAM(鐵電RAM)已提供低功率、相對高的寫入/讀取速度及超過100億次讀取/寫入週期的耐久度。類似地，磁性記憶體(MRAMs)已提供了高寫入/讀取速度及耐久度，但伴隨著高成本費及更高的功率消耗。例如，此等技術無一達到快閃記憶體裝置的密度。因此，快閃記憶體仍為非易失性記憶體之選擇。然而，一般認為的是，快閃記憶體技術可能不易縮小至低於65奈米(nm)；因此，正在積極地尋找能夠縮小至更小尺寸之新的非易失性記憶體裝置。
考慮作為替代快閃記憶體裝置的技術已包括基於某些材料的記憶體，該等材料展現與材料相變(至少部分地由在晶體結構中原子之長程排序來決定)相關之電阻改變。在稱為相變記憶體(PCM/PCRAM)裝置的可變電阻記憶體的一個類型中，隨著記憶體元件短暫熔融及隨後冷卻至導電晶態或不導電非晶態，將發生電阻改變。典型材料不同並且可包括GeSbTe，其中Sb及Te可與週期表上的有相同或類似性質的其他元素交換。然而，此等基於電阻的記憶體尚未證明在商業上有用，因為它們在導電狀態與絕緣狀態之間的轉變取決於物理結構現象(例如，在高達600℃下熔融)及返回到在許多應用中不能被充分控制作為有用的記憶體的固態。
另一可變電阻記憶體種類包括回應於初始高「形成」電壓及電流以激活可變電阻功能的材料。此等材料可包括(例如)Prx Cay Mnz Oє ，其中x、y、z及є具有不同化學計量；過渡金屬氧化物，諸如CuO、CoO、VOx 、NiO、TiO2 、Ta2 O5 ；及一些鈣鈦礦，諸如Cr:SrTiO3 。此等記憶體類型之數種存在且落入電阻性RAM(ReRAMs)或導電橋RAM(CBRAM)類別中，以將它們與硫族化物類型記憶體區別。假定是，在此等RAM中的電阻切換至少部分地歸因於狹窄導電路徑或藉由電鑄製程來連接頂部與底部導電端子的長絲的形成，但此種導電長絲的存在仍然是有爭議的問題。因為ReRAM/CBRAM的操作可能是極為依賴溫度，所以在ReRAM/CBRAM中的電阻開關機構亦可能是高度依賴溫度。此外，因為長絲的形成和移動是隨機的，所以此等系統可隨機地操作。其他類型的ReRAM/CBRAM亦可展現不穩定的品質。此外，在ReRAM/CBRAM中的電阻切換在經過多次記憶體週期之後將趨於疲勞。亦即，在記憶體狀態改變多次之後，在導電狀態與絕緣狀態之間的電阻之差異可顯著改變。在商業上記憶體裝置中，此種改變可使記憶體超出規格並且造成它無法使用。
鑒於形成隨時間和溫度呈穩定的薄膜電阻切換材料的固有困難，可行的電阻切換記憶體仍然是一個挑戰。此外，由於高電流、電鑄、在溫度和電壓之合理範圍沒有可量測的記憶體讀取或寫入窗口及諸如隨機行為的許多其他問題，所以發展至今的所有電阻切換機構已固有地不適合於記憶體。因此，在本領域中仍然需要具有低功率、高速度、高密度及穩定性之決定性的非易失性記憶體，並且特定地，此種記憶體可縮放至遠低於65奈米(nm)之特徵尺寸。
在第一態樣中，一種裝置包括：複數個記憶體元件，該等記憶體元件之每一者包括耦接到共同電源電壓的第一端子及耦接到對應於該記憶體元件的位元線的第二端子；及驅動器電路，該驅動器電路經配置以跨該等記憶體元件中之至少一者的第一端子及第二端子施加第一程式設計信號，以將該記憶體元件設置為導電或低阻抗狀態，且經配置以跨該等記憶體元件中之該至少一者的第一端子及第二端子施加第二程式設計信號，以將該記憶體元件設置為絕緣或高阻抗狀態，其中第一程式設計信號包括第一電壓和第一電流且第二程式設計信號包括第二電壓和第二電流，及其中第一電壓與第二電壓具有相反的極性且第一電流與第二電流具有相反的極性。
在第二態樣中，一種方法包括以下步驟：回應於在操作的第一階段中的字線電壓，將第一共同電源電壓施加到複數個記憶體元件的第一端子；在操作的第一階段期間將第一位元線電壓選擇性地施加到該複數個記憶體元件的選擇的第一組記憶體元件的第二端子，以將該複數個記憶體元件的該選擇的第一組記憶體元件設置為第一阻抗狀態；回應於在操作的第二階段中的字線電壓，將第二共同電源電壓施加到複數個記憶體元件的第一端子；及在操作的第二階段期間將第二位元線電壓選擇性地施加到該複數個記憶體元件的選擇的第二組記憶體元件的第二端子，以將該複數個記憶體元件的該選擇的第二組記憶體元件設置為第二阻抗狀態。
本揭示案的特定態樣包括用以形成相關電子開關(CES)的相關電子材料(CEM)。在此上下文中，CES可展現由於電子相關性而非固態結構相變(例如，如上文所論述的在相變記憶體(PCM)裝置中的晶態/非晶態改變，或電阻RAM裝置中的長絲形成和導電)而產生之急劇導體/絕緣體轉變。在一個態樣中，在CES中的急劇導體/絕緣體轉變可回應於量子力學現象，對比於熔融/凝固或長絲形成。可在若干態樣之任一者中，理解在CEM記憶體裝置中的導電狀態與絕緣狀態之間的此種量子力學轉變。
在一個態樣中，可根據莫特轉變來理解在絕緣狀態與導電狀態之間的CES的量子力學轉變。在莫特轉變中，若發生莫特轉變條件，則材料可從絕緣狀態切換為導電狀態。可藉由以下公式來定義準則：(nc )1/3 a=0.26，其中nc 是電子濃度，及「a」是波爾半徑。若達到臨界載流子濃度，使得滿足莫特準則，則可發生莫特轉變，及狀態將從高電阻/電容改變為低電阻/電容。
在一個態樣中，莫特轉變可由電子的定域控制。當載流子發生定域時，在電子之間的強庫侖相互作用分裂材料的能帶而產生絕緣體。若電子不再被定域，則弱庫侖相互作用可主導能帶分裂，從而留下金屬(導電)能帶。此有時被解釋為「擁擠電梯」現象。當電梯僅有一些人在其中時，人們可以輕易地走來走去，其類似於導電狀態。另一方面，當電梯達到一定的人口濃度時，乘客不再能移動，其類似於絕緣狀態。然而，應理解的是，為了說明之目的所提供的此經典解釋(如量子現象的所有經典解釋)僅是不完整的類比，並且所請標的不限於此方面。
在本揭示案之態樣的特定實施方式中，電阻開關積體電路記憶體可包括：包括CES裝置的電阻開關記憶體單元；用於取決於提供至記憶體單元的信號而將電阻開關記憶體單元設置為第一電阻狀態或第二電阻狀態的寫入電路，其中CES之電阻在第二電阻狀態中是高於在第一電阻狀態中；以及用於感測記憶體單元的狀態並提供對應於記憶體單元的感測狀態的電信號的讀取電路。在一個態樣中，在第二記憶體單元狀態中的CES之電阻可大於第二記憶體單元狀態中的電阻的100倍。在一特定實施方式中，CES裝置可回應於在CES裝置的大部分體積中的莫特轉變來切換電阻狀態。在一個態樣中，CES裝置可包含從包括以下項目之一群組來選擇的材料：鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩及鋅(其可連接至諸如氧或其他類型之配位體的陽離子)，或其組合。
在一特定實施例中，CES裝置可形成為「CEM隨機存取記憶體(CeRAM)」裝置。在此上下文中，CeRAM裝置包含至少部分地基於利用量子力學莫特轉變的在導電狀態與絕緣狀態之間的至少一部分材料的轉變，來在複數個預定可偵測記憶體狀態之間或之中轉變的材料。在此上下文中，「記憶體狀態」意謂指示出數值、符號、參數或條件的記憶體裝置的可偵測狀態(僅提供一些實例)。在一個特定實施方式中，如下文所述，可至少部分地基於在讀取操作中的記憶體裝置的端子上所偵測到的信號，來偵測記憶體裝置之記憶體狀態。在另一特定實施方式中，如下文所述，可藉由在「寫入操作」中跨記憶體裝置的端子施加一或更多個信號，將記憶體裝置設置為特定記憶體狀態，以表示或儲存特定值、符號或參數。
在一特定實施方式中，CES元件可包含夾在導電端子之間的材料。藉由在端子之間施加特定電壓和電流，材料可在前述導電記憶體狀態和絕緣記憶體狀態之間轉變。如在下文的特定示例性實施方式中所論述的，夾在導電端子之間的CES元件的材料可藉由跨端子施加具有電壓V重置 和電流I重置 的第一程式設計信號而設置為絕緣或高阻抗記憶體狀態，或藉由跨端子施加具有電壓V設定 於電流I設定 的第二程式設計信號而設置為導電或低阻抗記憶體狀態。在此上下文中，應理解的是，術語諸如「導電或低阻抗」記憶體狀態和「絕緣或高阻抗」記憶體狀態是相對術語，而非特定於阻抗或電導的任何特定數量或數值。例如，在一個態樣中，當記憶體裝置是在稱作絕緣或高阻抗記憶體狀態的第一記憶體狀態中時，該記憶體裝置比當該記憶體裝置是在稱作導電或低阻抗記憶體狀態的第二記憶體狀態中時是更不導電的(或更加絕緣的)。
在一特定實施方式中，CeRAM記憶體單元可包含形成在半導體上之金屬/CEM/金屬(M/CEM/M)堆疊。此種M/CEM/M堆疊可例如形成在二極體上。在一示例性實施方式中，可從包含接面二極體和肖特基二極體之一群組選出此種二極體。在此上下文中，應理解的是，「金屬」意謂導體，亦即行為類似於金屬之任何材料，包括(例如)多晶矽或摻雜半導體。
圖1A圖示根據一實施例的跨CES裝置的端子(未圖示)的電流密度與電壓之曲線圖。至少部分地基於施加於CES裝置的端子的電壓(例如，在寫入操作中)，可將CES設置為導電狀態或絕緣狀態。例如，施加電壓V設定 和電流密度J設定 可使CES裝置設置為導電記憶體狀態，及施加電壓V重置 及電流密度J重置 可使CES裝置設置為絕緣記憶體狀態。在CES設置為絕緣狀態或導電記憶體狀態之後，可藉由施加電壓V讀取 (例如，在讀取操作中)及偵測在CeRAM裝置的端子處的電流或電流密度，來偵測CES裝置的特定狀態。
根據一實施例，圖1A的CES裝置可包括任何TMO，諸如(例如)鈣鈦礦、莫特絕緣體、電荷交換絕緣體及安德森無序絕緣體。在特定實施方式中，可由切換材料形成CES裝置，諸如氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦(諸如鉻摻雜鈦酸鍶、鈦酸鑭)，及包括高錳酸鈣及高錳酸鑭之錳酸鹽族(僅提供一些實例)。特別是，包括具有不完整的 d 及 f 軌道殼層的元素的氧化物可展現足夠的電阻切換性質以供用於CES裝置中。在一實施例中，可在無電鑄的情況下，製備CES裝置。可在不背離所請標的之情況下，其他實施方式使用其他過渡金屬化合物。例如，{M(chxn)2 Br}Br2 ，其中M可包括Pt、Pd或Ni，並且chxn包括1R,2R-環己二胺，並且可在不背離所請標的之情況下，使用其他的此種金屬錯合物。
在一個態樣中，圖1A的CES裝置可包含為TMO金屬氧化物可變電阻材料之材料，但應理解的是，此等僅是示例性的，而不意欲限制所請標的。特定實施方式也可以使用其他可變電阻材料。氧化鎳、NiO已揭示為一種特定TMO。在本文所論述的NiO材料可摻雜有外在配位體，其可穩定可變電阻性質。特別是，在本文所揭示的NiO可變電阻材料可包括含碳配位體，其可由NiO(Cx )指示。在本文，本領域具有通常知識者可簡單地藉由平衡原子價，來決定用於任何特定含碳配位體的x值及含碳配位體與NiO之任何特定組合。在另一特定實例中，摻雜有外在配位體的NiO可表示為NiO(Lx )，其中Lx 為配位體元素或化合物且x指示一個單元NiO的配位體單元的數目。本領域具有通常知識者可簡單地藉由平衡原子價，來決定用於任何特定含碳配位體的x值及配位體與NiO或任何其他過渡金屬之任何特定組合。
若施加足夠偏壓(例如，超過能帶分裂電位)並且滿足前述的莫特條件(注入電洞=在切換區域中的電子)，則CES裝置可經由莫特轉變而快速地從導電狀態切換為絕緣狀態。此可發生在圖1A中的曲線圖的點108處。在此點處，電子將不再屏蔽而變成定域。此相關性可導致強大的電子對電子相互作用電位，該電位分裂能帶以形成絕緣體。當CES裝置仍處於絕緣狀態時，可藉由電洞傳輸來產生電流。若跨CES的端子施加足夠偏壓，則可越過金屬-絕緣體-金屬(MIM)裝置之電位屏障而將電子注入MIM二極體。若已注入足夠電子且跨端子施加足夠電位以將CES裝置設置為設定狀態，則電子的增加可屏蔽電子及移除電子的定域，其可使能帶分裂電位崩潰而形成金屬。
根據一實施例，可由外部施加的「順應」條件控制在CES裝置中的電流，該條件至少部分地基於在寫入操作期間受限制用以將CES裝置設置為導電狀態的外部電流而決定。此外部施加的順應電流亦可設定電流密度條件，用於將CES設置為絕緣狀態的後續重置操作。如圖1A的特定實施方式中所圖示，在寫入操作期間在點116處所施加用以將CES裝置設置為導電狀態的電流密度J 順應 可決定在後續寫入操作中用於將CES裝置設置為絕緣狀態的順應性條件。如圖示，CES裝置可隨後藉由在點108處在電壓V重置 下施加電流密度J 重置 ≥J 順應 而設置為絕緣狀態，其中J 順應 是外部施加的。
因此，順應性條件可決定在CES裝置中針對莫特轉變由電洞所「捕獲」的電子之數目。換言之，在寫入操作中所施加用以將CES裝置設置為導電記憶體狀態的電流可決定要注入CES裝置的電洞之數目，作為將CES裝置後續轉變為絕緣記憶體狀態。
如上文所指出，重置條件可回應於點108處的莫特轉變而出現。如上文所指出，此種莫特轉變可發生在CES裝置中的一條件下，在該條件下，電子濃度n 等於電洞濃度p 。可根據以下表達式(1)，來模型化此條件如下：
Figure 02_image001
(1) 其中： λTF 為托馬斯費米屏蔽長度；以及 C為常數。
根據一實施例，在圖1A中所圖示的曲線圖的區域104中的電流或電流密度可回應於根據跨CES裝置的端子所施加的電壓信號注入電洞而存在。在本文，當跨CES裝置的端子施加臨界電壓VMI 時，注入電洞可滿足在電流IMI 處的導電狀態到絕緣狀態轉變的莫特轉變準則。此可根據表達式(3)模型化如下：
Figure 02_image003
(3) 其中Q(VMI ) 為注入電荷(電洞或電子)且為所施加電壓的函數。
致能莫特轉變的注入電洞可發生在能帶之間並且回應於臨界電壓VMI 及臨界電流IMI 。根據表達式(1)，藉由表達式(3)中的IMI 所注入之電洞，來使電子濃度n 等於電荷濃度以引起莫特轉變，此臨界電壓VMI 對托馬斯費米屏蔽長度λTF 的依賴性可根據表達式(4)模型化如下：
Figure 02_image005
(4) 其中：ACeRam 為CES元件之橫截面積；以及J 重置 (VMI ) 為在臨界電壓VMI 處施加至CES元件的穿過CES元件的電流密度，用以將CES元件設置為絕緣狀態。
根據一實施例，可藉由注入足夠數目的電子以滿足莫特轉變準則，來將CES元件設置為導電記憶體狀態(例如，藉由自絕緣記憶體狀態轉變)。
在將CES轉變為導電記憶體狀態中，當已注入足夠電子及跨CES裝置的端子的電位克服臨界切換電位(例如，V 設定 )時，所注入電子開始屏蔽並使雙佔用電子去定域，以反轉比例失調反應且封閉帶隙。在致能轉變為導電記憶體狀態的臨界電壓VMI 處，用於將CES轉變為導電記憶體狀態的電流密度J 設定 (VMI )可根據表達式(6)表示如下：
Figure 02_image006
(6) 其中：AB 為波爾半徑。
根據一實施例，用於在讀取操作中偵測CES裝置的記憶體狀態的「讀取窗口」102可表示為當CES裝置處於絕緣狀態時圖1A的曲線圖的部分106與當CES裝置在讀取電壓V讀取 下處於導電狀態時圖1A的曲線圖中的部分104之間的差。在一特定實施方式中，可使用讀取窗口102，來決定組成CES裝置的材料的托馬斯費米屏蔽長度λTF 。例如，在電壓V重置 處，電流密度J 重置 和J 設定 可根據表達式(7)而相關如下：
Figure 02_image008
(7)
在另一實施例中，在寫入操作中用於將CES裝置設置為絕緣或導電記憶體狀態的「寫入窗口」110可表示為在V重置 (在J 重置 下)與V設定 (在J 設定 下)之間的差。確定|V設定 |＞|V重置 |致能在導電與絕緣狀態之間的切換。V重置 可近似處於因相關性產生之能帶分裂電位，及V設定 可近似為能帶分裂電位之兩倍。在特定實施方式中，可至少部分地藉由CES裝置的材料與摻雜，來決定寫入窗口110之大小。
可由CES裝置的單一阻抗表示從高電阻/電容轉變為低電阻/電容。圖1B描繪示例性可變阻抗器裝置(諸如CES裝置)之等效電路之示意圖，諸如可變阻抗器裝置124。如所述，可變阻抗器裝置124可包含可變電阻與可變電容兩者之特性。例如，在一實施例中，用於可變阻抗器裝置的等效電路可包含可變電阻器，諸如與可變電容器(諸如可變電容器128)並聯的可變電阻器126。當然，儘管可變電阻器126與可變電容器128在圖1B中描繪為包含分離的元件，但可變阻抗器裝置(諸如可變阻抗器裝置124)可包含實質上同質的CEM，其中CEM包含可變電容和可變電阻之特性。下面表1描繪示例性可變阻抗器裝置(諸如可變阻抗裝置100)的示例性真值表。
Figure 106136476-A0304-0001
 表1
從圖1A的曲線圖可以觀察出，將CES設置為低阻抗或導電狀態的程式設計信號可以滿足具有正極性的設定電壓條件及具有正極性的設定電流條件。類似地，將CES設置為高阻抗或絕緣狀態的程式設計信號可以滿足具有正極性的重置電壓條件和具有正極性的重置電流條件。在特定實施例中，如圖2所顯示，可藉由滿足在不同極性下的替代電壓和電流條件，來執行寫入操作。在此上下文中，在圖2的電壓對電流曲線圖中而在電流和電壓均具有正極性的操作將操作設置為在第一象限，而同時具有負極性的電流和電壓的操作則將操作設置為在第三象限。例如，點158可定義在第一象限中的第一設定電壓條件V設定 及第一設定電流條件I設定 ，而同時點160可定義在第三象限中的第二設定電壓條件V設定 ’ 及第二重置電流條件I設定 ’ 。換句話說，可藉由施加具有電壓V設定 和電流I設定 的程式設計信號(在點158處)，或者藉由施加具有電壓V設定 ’ 和電流I設定 ’ 的程式設計信號(在點160處)，來將具有由圖2的曲線圖所表徵的操作的特定CES裝置設置為低阻抗或導電狀態。
類似地，點152可定義在第一象限中的第一重置電壓條件V重置 及第一重置電流條件I重置 ，而同時點154可定義在第三象限中的第二重置電壓條件V重置 ’ 及第二重置電流條件I重置 ’ 。換句話說，可藉由施加具有電壓V重置 和電流I重置 的程式設計信號(在點152處)，或者藉由施加具有電壓V重置 ’ 和電流I重置 ’ 的程式設計信號(在點154處)，來將具有由圖2的曲線圖所表徵的操作的特定CES裝置設置為高阻抗或絕緣狀態。在本文，可基於在先前設定操作中而在點156或162處所施加的順應電流的大小，來確定第一和第二重置電流條件I重置 和I重置 ’ 。
在圖2的特定實施例中，可將CES裝置表徵為具有用於寫入操作的對稱電壓和電流條件，以將CES設置為特定阻抗狀態。在本文中，如上所論述，第一設定電壓和電流條件(V設定 和I設定 )與第二設定電壓和電流條件(V設定 ’ 和I設定 ’ )對稱，其中|V設定 |≈|V設定 ’ |且|I設定 |≈|I設定 ’ |。類似地，第一重置電壓和電流條件(V重置 和I重置 )與第二設定電壓和電流條件(V重置 ’ 和I重置 ’ )對稱，其中|V重置 |≈|V重置 ’ |且|I重置 |≈|I重置 ’ |。在此上下文中，用於特定寫入操作的對稱電壓條件是實質上相同大小的極性相反電壓。類似地，用於特定寫入操作的對稱電流條件是實質上相同大小的極性相反電流。圖2的特定實施方式顯示出在電流對電壓曲線圖中是對稱且雙極性的CES裝置上的操作。以下參考圖5A至圖5E所顯示的其他實例示出了在電流對電壓曲線圖中是對稱和雙極性的CES裝置上的讀取和寫入操作。然而，應理解的是，在CES裝置上的讀取和寫入操作可以在電流對電壓曲線圖中是雙極性而不是對稱的，並且所請標的不限於在CES裝置上的讀取和寫入操作是對稱的。
圖2顯示出將CES元件設置為特定狀態的操作的態樣可發生在第一象限(V設定 和I設定 或V重置 和I重置 )或在第三象限(V設定 ’ 和I設定 ’ 或V重置 ’ 和I重置 ’ )中。根據一實施例，並且如下文所論述，包含具有在圖2中所顯示的特性的CES元件的位元格可執行雙極性寫入操作，以使得設定和重置操作發生在相反的象限中。例如，位元格可執行寫入操作，以藉由將第一程式設計信號施加為V重置 及I重置 (在第一象限中)來將CES元件設置為高阻抗或絕緣狀態，並且藉由將第二程式設計信號施加為V設定 ’ 及I設定 ’ (在第三象限中)來將CES元件設置為低阻抗或導電狀態。藉由在相反的象限中執行設定和重置操作，可將如在圖1A中所示為V設定 -V重置 的寫入窗口增加到|V設定 ’ |+|V重置 |。或者，位元格可執行寫入操作，以藉由將第一程式設計信號施加為V重置 ’ 及I重置 ’ (在第三象限中)來將CES元件設置為高阻抗或絕緣狀態，並且藉由將第二程式設計信號施加為V設定 及I設定 (在第一象限中)來將CES元件設置為低阻抗或導電狀態。類似地，此可將如在圖1A中所示為V設定 -V重置 的寫入窗口擴大以將其增加到|V設定 |+|V重置 ’ |。
除了使用雙極性寫入操作來擴大寫入窗口之外，雙極性操作允許流過形成CES元件的TMO材料的反向電流。在不同操作中的流過CES元件中的TMO材料的反向電流可延長受到多次重複讀取和寫入操作的CES元件在包含CES元件的產品的壽命上的耐久性。在如下文所論述的一特定實施方式中，在產品的壽命上，位元格可以第一極性對讀取操作施加讀取信號，並且以與第一極性相反的第二極性施加一個或兩個程式設計信號。
例如，位元格及外圍讀取電路可經配置為以第一極性對任何讀取操作將讀取信號施加到CES元件。隨後，位元格和寫入驅動器電路可經配置為以第二極性(與第一極性相反)對特定寫入操作的任何實例將對於特定寫入操作(例如，對於設定或重置操作)的程式設計信號施加到CES元件。然而，應理解的是，此僅僅是施加到CES元件的讀取操作的實例，其可具有與施加於CES元件的極性寫入操作不同的極性，並且所請標的不限於此態樣。
在另一實例中，位元格和寫入驅動器電路可經配置為以第一極性對第一寫入操作的任何實例將對於第一寫入操作(例如，對於設定操作)的程式設計信號施加到CES元件。隨後，位元格和寫入驅動器電路可經配置為以第二極性(其與第一極性相反)對第二寫入操作的任何實例將對於第二寫入操作(例如，對於重置操作)的第二程式設計信號施加到CES元件。然而，應理解的是，此僅僅是施加到CES元件的第一寫入操作的實例，其可具有與施加於CES元件的第二寫入操作的極性不同的極性，並且所請標的不限於此態樣。
如圖1A中所示，可在讀取操作中施加讀取電壓V讀取 ，以偵測CES的狀態是處於高阻抗或絕緣狀態，或是處於低阻抗或導電狀態。在其他實施例中，可在第一象限(例如，如在圖1A中所示)或者在第三象限中施加讀取電壓。在特定實施方式中，在讀取操作中所施加到CES的讀取信號可具有與在寫入操作中所施加的程式設計信號的電壓的極性相反的電壓極性。例如，此類讀取電壓可具有與第一程式設計信號(例如V設定 或V設定 ’ )的電壓的極性相反的極性、與第二程式設計信號(例如，V重置 或V重置 ’ )的電壓的極性相反的極性，或兩者。此可進一步提高耐用性及延長CES的可靠使用。
如上文結合圖1A的特定實施例所指出，可將在讀取操作中所施加的讀取電壓V讀取 維持在低於V重置 ，用以防止CES元件的狀態在讀取操作中從低阻抗或導電狀態改變為絕緣狀態的高阻抗。
圖3是根據一實施例的包括CES裝置52的位元格電路的示意圖。在此上下文中，本文所稱的「位元格」或「位元格電路」包括能夠將值、符號或參數表示為狀態的電路或電路之一部分。例如，位元格可包括能夠將值、符號或參數表示為記憶體裝置的記憶體狀態的一或更多個記憶體裝置。在特定實施方式中，位元格可將值、符號或參數表示為單一位元或多個位元。
根據一實施例，讀取信號具有通過FET M2的電流。顯而易見的是，來自具有電壓VRD的預充電位元線的讀取信號可在讀取操作中跨CES裝置將電壓施加為V讀取 =VRD-V降下 -VS，其中V降下 是跨FET M1兩端的電壓降。例如，V讀取 可在大約0.2V。應理解的是，此等僅僅是為了說明所請標的特定態樣而提供的示例操作電壓，並且所請標的不限於此方面。
在一個實施方式中，CES元件52可提供CeRAM裝置或非易失性記憶體裝置作為能夠維持阻抗狀態的位元格中的裝置的特定實例，而應理解的是，此等僅僅是示例性實施方式。例如，應了解的是，適用於非易失性記憶體裝置或CeRAM裝置以外的目的之CES可用於在後續讀取操作中可偵測的寫入操作中儲存特定阻抗狀態(例如，導電或低阻抗記憶體狀態，或者絕緣或高阻抗記憶體狀態)，並且所請標的不限於CeRAM或非易失性記憶體裝置的實施方式。
根據一實施例，可基於施加到位元線的特定電壓和電流，來改變或確定在位元格中的CES裝置的阻抗狀態。在此上下文中，「位元線」包括導體，該導體在寫入操作期間可連接到記憶體元件的至少一個端子，以傳輸改變記憶體元件的記憶體狀態的程式設計信號，或者在讀取操作期間傳輸指示出記憶體元件的當前記憶體狀態的信號。例如，將信號提供到具有電壓V重置 (或V重置 ’ )及足夠的電流I重置 (或I重置 ’ )的位元線BL，可將CES裝置52設置為絕緣或高阻抗記憶體狀態。類似地，將信號提供到具有電壓V設定 (或V設定 ’ )及足夠的電流I設定 (或I設定 ’ )的位元線BL，可將CES裝置52設置為導電或低阻抗記憶體狀態。
特別地，將寫入操作描述為藉由將「程式設計信號」施加到記憶體裝置的端子而將諸如CES元件的記憶體裝置設置為複數個預定阻抗狀態的特定阻抗狀態的特定過程。預定阻抗狀態中之特定者可對應於要施加到記憶體裝置的特定電壓位準(例如，V設定 或V設定 ’ 及V重置 或V重置 ’ )。類似地，預定阻抗狀態中之特定者可對應於要施加到記憶體裝置的特定電流位準(例如，I設定 或I設定 ’ 及I重置 或I重置 ’ )。因此，在一特定實施例中，可控制用以在寫入操作中將CES裝置設置為特定阻抗狀態的程式設計信號，以具有對應於特定阻抗狀態的特定電壓位準和電流位準。
在此上下文中，「導電元件」包括能夠允許電流在兩個節點之間通過的電路元件。在特定實施方式中，可至少部分地基於特定條件，導電元件改變允許在節點之間通過的電流。本文所描述的具體實施方式使用FET作為導電元件，以至少部分地基於施加到閘極端子的電壓來允許電流在源極和汲極端子之間通過。然而，應理解的是，諸如雙極性電晶體、二極體、可變電阻器等的其他類型的裝置可用作導電元件，並且所請標的不限於此方面。在此上下文中，具有第一和第二端子的導電元件可藉由在第一和第二端子之間提供對於特定信號具有非常小或可忽略的阻抗的導電路徑，來「連接」第一和第二端子。在一個特定示例性實施方式中，導電元件可至少部分地基於提供到導電元件的第三端子的信號(例如，基於施加到第三端子的電壓或電流)，來改變在第一和第二端子之間的阻抗。在一個態樣中，回應於在第三端子上所提供的信號，導電元件可「關閉」而因此連接第一和第二端子。類似地，回應於在第三端子上所提供的不同信號，導電元件可「打開」而因此斷開第一和第二端子。在一個態樣中，在打開狀態的導電元件可藉由移除或破壞在電路的第一和第二部分之間的導電路徑，而將電路的第一部分與電路的第二部分隔離。在另一態樣中，導電元件可基於提供到第三端子的信號，來改變在打開狀態與關閉狀態之間而在第一與第二端子之間的阻抗。
在一特定實施方式中，圖3的位元格架構可表現如在圖2所示的特定示例性曲線圖中所顯示般。在讀取操作的一特定實施方式中，可回應於字線上的電壓信號，將位元線經由第一導電元件連接到CES元件的端子。在此上下文中，「字線」包括用於在讀取操作或寫入操作中傳輸信號以選擇要存取的特定位元格或位元格群組的導體。在一特定示例性實施方式中，可在讀取或寫入操作期間升高或降低在字線上的信號的電壓，以選擇或取消選擇要連接到對應的位元線或位元線群組的位元格或位元格群組。然而，應理解的是，此僅僅是字線的實例，並且所請標的不限於此方面。
在圖3的特定實施例的一個態樣中，可將CES元件52在第一端子處連接到FET M1及在第二端子處連接到位元線BL1。回應於施加到FET M1的閘極端子的字線電壓，在讀取或寫入操作期間，FET M1可將CES元件52的第一端子連接到電壓源VS。在寫入操作中，可偏壓位元線BL1，以在寫入操作中跨CES元件52的第一和第二端子施加適當的電壓(例如，如在圖2中所示的V設定 、V設定 ’ 、V重置 或V重置 ’ )和電流(例如，如在圖2中所示的I設定 、I設定 ’ 、I重置 或I重置 ’ )，以將CES 52設置為預期阻抗狀態，或者在讀取操作中施加適當的電壓(例如，V讀取 或V讀取 ’ )，以偵測當前阻抗狀態。在此特定示例性實施方式中，回應於字線信號電壓，可將BL1經由附加導電元件(未示出)連接到寫入驅動器電路(未示出)。
如上文所指出，寫入電路可至少部分地基於寫入操作是將CES元件52設置為導電或低阻抗記憶體狀態(例如，在設定操作中)或是將CES元件52設置為絕緣或高阻抗記憶體狀態(例如，在重置操作中)，來獨立地控制在該寫入操作中施加到CES元件52的信號的電壓和電流。例如，並且如在圖2中所繪示，針對將CES元件52設置為導電或低阻抗記憶體狀態的寫入操作，可施加具有電壓V設定 和電流I設定 或者具有電壓V設定 ’ 和電流I設定 ’ 的信號。類似地，針對將CES元件52設置為絕緣或高阻抗狀態的寫入操作，可施加具有電壓V重置 和電流I重置 或者具有電壓V重置 ’ 和電流I重置 ’ 的信號。同樣如在圖2所顯示，電壓V設定 可具有比電壓V重置 更大的量值，而同時電流I設定 可具有比電流I重置 更小的量值。在一特定實施方式中，寫入電路(未示出)可獨立地控制電壓和電流，以將信號提供到位元線，以將非易失性記憶體裝置設置為導電或低阻抗記憶體狀態或者設置為絕緣或高阻抗狀態。
在圖3的實施例中，為了偵測CES元件52的當前阻抗狀態，FET M1可將電壓源VS及/或其他外圍讀取電路系統連接到節點N，以在讀取操作中跨CES 52的第一和第二端子施加讀取電壓V讀取 或V讀取 ’ 。當施加讀電壓V讀取 或V讀取 ’ 時，隨後可以感測流過位元線BL1的電流(例如，在感測放大器處)，以偵測CES元件52的當前阻抗狀態。根據一實施例，可將流過CES元件52的端子的電流的量值在讀取操作期間限制為小於I重置 或I重置 ’ 的量值。此可以防止在導電或低阻抗記憶體狀態中的CES元件52的當前狀態在讀取操作期間意外轉變為絕緣或高阻抗記憶體狀態。此外，在讀取操作期間控制電流的量值可致能在讀取操作中的位元線的電壓(例如，在位元線BLa或BLb上的電壓)的量值能夠大於或等於V重置 或V重置 ’ 的量值。在一特定實施方式中，藉由設定|V讀取 |≈|V重置 |或|V讀取 |≈|V重置 ’ |，可將用以產生讀取信號和程式設計信號以將CES元件52設置為高阻抗或絕緣狀態的在電壓源VS處的電路系統簡化為用以產生讀取信號的外圍電路系統(例如，在受控電流下施加電壓)及用以產生針對重置操作的程式設計信號的寫入驅動器電路可共享用以在特定電壓下產生信號的電路系統。
可例如藉由控制由感測放大器施加到位元線的電流，來控制在讀取操作期間流過CES元件52的端子的電流。或者，可藉由在讀取操作期間控制施加到FET M1的閘極的電壓，來控制在讀取操作期間流過CES元件52的端子的電流。在圖3的特定實施方式中，FET M1經配置為NFET。在替代實施方式中，FET M1可經配置為PFET。在目前所顯示的實施例中，可在寫入操作期間施加升壓的字線電壓信號WL，以允許足夠的電流流過CES元件52，以將CES元件52設置為特定阻抗狀態。隨後，可在讀取操作期間降低字線電壓信號WL的電壓，以限制流過CES元件52的電流。或者，施加讀取電壓的電壓源VS可限制在讀取操作期間流到位元線BL1的電流。
根據一實施例，CES元件52可具有如在圖2中所顯示的CES的屬性，以致能來自雙極性程式設計信號的寫入操作，及/或來自具有與用於寫入操作的至少一個程式設計信號的極性相反的極性的讀取信號的讀取操作。下面的表2顯示出用於圖3的位元格的讀取和寫入操作的示例性電壓。如在圖4和圖5中所示，可在讀取操作期間限制CES元件52中的電流，以便致能讀取信號的電壓的量值等於或大於用以將CES元件在寫入操作中設置為高阻抗或絕緣狀態的電壓的量值。如在圖4中所示，根據表2，施加到CES元件52的端子的信號發生在一個極性(例如，第一象限)中。若沒有讀取或寫入操作正在發生，則可將字線信號WL降低到0.0V。
Figure 106136476-A0304-0002
 表2
在一實施例中，可將相同的電源電壓用於讀取操作和重置操作(例如，在表2的特定實例中示出為0.6V)。然而，可觀察到的是，因為在讀取操作期間將電源電壓連接到預充電位元線BL1的導電元件上的電壓降，所以將位元線BL1在讀取操作期間維持在較低的電壓。
圖5顯示出根據表3施加到CES元件52的讀取信號和程式設計信號，其示出在讀取操作中的讀取信號的電壓V讀取 發生在第一象限中。用以將CES元件52設置為導電或低阻抗狀態的第一程式設計信號可具有電壓V設定 (例如，在第一象限中)，並且用以將CES元件52設置為絕緣或高阻抗狀態的第二程式設計信號可具有電壓V重置 ’ (例如，在第三象限中)。
Figure 106136476-A0304-0003
 表3
在上文而在圖5和表3中所論述的特定實施方式中，描述了施加於CES元件52的三個操作，其中將讀取信號或程式設計信號施加到CES元件52的端子。對於此等示例性情況，操作之一者施加具有與其他兩個操作相反的極性的讀取信號或程式設計信號。此可允許在讀取操作中通過CES元件52的反向電流，其可延長CES元件52的耐久性。而且，在圖5的特定實施方式中，用於設定和重置操作的程式設計信號具有相反極性的電壓，如上文所論述，其將|V設定 |-|V重置 |(或|V設定 ’ |-|V重置 ’ |)的寫入餘量增加到|V設定 |+|V重置 |(或|V設定 ’ |+|V重置 ’ |)。
圖6是根據一實施例的用於來自單一字線電壓WL的寫入操作的可選擇的位元格62的示意圖。提高施加到FET M32的閘極端子的字線電壓WL在讀取或寫入操作期間將位元格62的CES元件連接到共同電源電壓VS。在特定實施方式中，將共同電源電壓VS連接到與字線電壓WL耦接的位元格62的多個CES元件(例如，所有CES元件)的第一端子。在此上下文中，「電源電壓」可包括在電路中維持在一節點處的特定電壓位準。在一實施方式中，可由特定電路和電源，來維持電源電壓。為簡單起見，圖6僅示出耦接到字線電壓WL的兩個位元格62a和62b。然而，應理解的是，可將字線電壓WL耦接到三個或更多個位元格，以將共同電源電壓VS連接到位元格的CES元件的各自第一端子。
將位元格62a的CES元件的第二端子耦接到包括傳輸閘極64、66及68的寫入驅動器電路。為簡單起見，圖6僅示出耦接到對應的位元格62a的單一寫入驅動器電路。然而，應理解的是，可將附加的此種寫入驅動器電路類似地耦接到回應於字線電壓WL而可連接到共同電源電壓VS的其他對應的位元格。因此，應理解的是，關於傳輸閘極64、66及68的特徵的描述也可應用於耦接到回應於字線電壓WL而可連接到共同電源電壓VS的其他對應的位元格的寫入驅動器電路的傳輸閘極。在目前所顯示的實施例中，並且如下文所論述，可回應於在寫入操作的階段ϕ0 期間而包括寫入致能信號W的狀態的條件「A」及要寫入耦接於位元線BLa的位元格的Din之值，關閉傳輸閘極64以將電壓V重置 施加到位元線BLa。類似地，可回應於在寫入操作的階段ϕ1 期間而包括寫入致能信號W的狀態的條件「B」及要寫入耦接於位元線BLa的位元格的Din之值，關閉傳輸閘極66以將電壓V設定 施加到位元線BLa。類似地，可回應於包括與寫入致能信號W相反者的條件「C」及與要寫入位元格的Din之值相反者，關閉傳輸閘極68以將共同電源電壓VSSE(例如，接地電壓)施加到位元線BLa。
根據一實施例，可在寫入操作中同時存取可連接到共同電源電壓VS且回應於字線電壓WL的位元格(例如，位元格62a和62b，及/或其他位元格62)，以將個別位元格設置為特定相關的預期阻抗狀態。取決於要在位元格中表現或表示的特定值，可存取個別位元格進行如上文所論述的設定或重置操作。為了將回應於字線電壓WL而可連接到共同電源電壓VS的個別位元格設置為預期阻抗狀態，可以兩個階段同時存取此等位元格：第一階段，將第一組選擇的位元格設置為高阻抗或絕緣狀態；以及第二階段，將第二組選擇的位元格(不同於第一組選擇的位元格)設置為低阻抗或導電狀態。然而，應理解的是，在不偏離所請標的情況下，可以相反的順序執行在第一階段和第二階段中所執行的動作。例如，第一階段可替代地將第一組選擇的位元格設置為低阻抗或導電狀態；以及第二階段，將第二組選擇的位元格(不同於第一組選擇的位元格)設置為高阻抗或絕緣狀態。根據一實施例，第一組選擇的位元格和第二組選擇的位元格可包括或可以不包括回應於字線電壓WL而可連接到共同電源電壓VS的位元格的互斥和徹底完整的部分。
圖7是顯示出根據一實施例的施加到在兩個階段操作的位元格中的CES裝置的信號的時序的信號時序圖。在特定示例性實施方式中，如上文所描述，位元格可以是回應於字線電壓WL而可連接到共同電源電壓VS的多個位元格中之一者(例如，位元格62a和62b)。在第一階段ϕ0 中，可將第一組選擇的位元格(例如，位元格62之中)設置為高阻抗或絕緣狀態(例如，在施加到第一組選擇的位元格的重置操作中)。在第二階段ϕ1 中，可將第二組選擇的位元格(例如，不同於第一組選擇的位元格)設置為低阻抗或導電狀態(例如，在施加到第二組選擇的位元格的設定操作中)。如可觀察到，對於可連接到共同電源電壓VS且回應於字線電壓WL的所有位元格，可將共同電源電壓VS在第一階段ϕ0 中維持第一電壓，並且在第二階段ϕ1 中降低到第二電壓。可將連接到特定位元格的位元線BL設置為在第一階段ϕ0 或第二階段ϕ1 上的特定電壓，此取決於位元格的CES是要設置為高阻抗或絕緣狀態、設置為低阻抗或導電狀態或者維持其當前阻抗狀態不變。
圖7的特定實例示出根據一實施例的施加到位元格或不同位元格(例如，位元格62a和62b)的第一和第二階段ϕ0 和ϕ1 的兩個實例(a)和(b)。例如，可在階段ϕ0 和ϕ1 中存取可連接到共同電源電壓VS而回應於字線電壓WL的所有位元格。如所示，將共同電源電壓VS在第一階段ϕ0 中維持在第一電壓，並且在第二階段ϕ1 中降低到第二電壓。在實例(a)的第一階段ϕ0 中，將位元線BL上的電壓維持在與共同電源電壓VS相同的電壓，因此跨連接到位元線BL的CES裝置的端子設置0.0V，以使得CES裝置的阻抗狀態維持其當前阻抗狀態不變。在實例(a)的第二階段ϕ1 中，降低共同電源電壓VS，並且在共同電源電壓VS電壓與位元線BL上的電壓之間的差異是足以啟動設定操作(例如，在V設定 或V設定 ’ )，以將CES裝置設置為低阻抗或導電狀態。在圖6的特定實施方式中，可在實例(b)的第一階段ϕ0 和第二階段ϕ1 中，或者當時鐘信號控制信號W(未示出)是低以將位元線BL維持在電壓VSSE(例如，接地)時，關閉傳輸閘極68。
在實例(b)的第一階段ϕ0 中，在共同電源電壓VS電壓與位元線BL上的電壓之間的差異是足以啟動重置操作(例如，在V重置 或V重置 ’ 處)，以將CES裝置設置為高阻抗或絕緣狀態。在實例(b)的第二階段ϕ1 中，降低共同電源電壓VS，並且將共同電源電壓VS維持在與在位元線BL上的電壓相同的電壓。此可跨連接到位元線BL的CES裝置的端子設置0.0V，以使得CES裝置的阻抗狀態維持其當前阻抗狀態不變。
如從圖7可觀察到，在實例(a)的階段ϕ1 中(例如，用於設定操作)，跨CES裝置的端子所施加的程式設計信號具有第一極性。在實例(b)的階段ϕ0 中(例如，用於重置操作)，跨CES裝置的端子所施加的程式設計信號具有與第一極性相反的第二極性。因此，結合在CES裝置中以第一方向施加電流的設定操作及在CES裝置中以與第一方向相反的第二方向施加電流的重置操作(例如，如在圖5中所示)，圖7的特定實施方式可致能在上文所論述的上述優點中之一或更多者。
根據一實施例，可用在圖6中所示的傳輸閘極64和66，來實施根據圖7的信號。在用以寫入連接到共同電壓源VS的位元格的操作的階段ϕ0 期間，可打開傳輸閘極66，以便將電壓V設定 不連接到位元線BLa，並且若用於位元格62a的預期資料值Din是「1」，則可選擇性地關閉傳輸閘極64，以將電壓V重置 連接到位元線BLa。在用以寫入連接到共同電壓源VS的位元格的操作的階段ϕ1 期間，可打開傳輸閘極64，以便將電壓V重置 不連接到位元線BLa，並且若用於位元格62a的預期資料值Din是「1」，則可選擇性地關閉傳輸閘極66，以將電壓V設定 連接到位元線BLa。在進一步實施例中，可將複數個CEM裝置中之一或更多者(例如，CES裝置)在積體電路內個別地定位在第一金屬化層的導電線與第二金屬化層的導電線的一或更多個交點處(在一實施例中)。可將一或更多個存取裝置定位在第一金屬化層的導電線與第二金屬化層的導電線的交點中之各自一或更多者處，其中存取裝置可與各自CEM裝置配對(在一實施例中)。在進一步實施例中，可在接合如本文所描述的由相同或不同的製程所形成的導電元件的裝置中形成CEM裝置。在一示例性實施方式中，可結合使用與諸如互補金屬氧化物半導體(CMOS)技術不同及/或互補的製程技術的導電元件，來形成CEM裝置。
在以上描述中，在特定使用上下文中，諸如其中正論述的有形元件(及/或類似地，有形材料)的位置，於「在…上」與「在…上方」之間存在區別。例如，在基板「上」沉積物質指的是含有直接實體且有形接觸而在所沉積的物質與後面實例中的基板之間沒有中間物的沉積，該中間物諸如中間物質(例如，在中間製程操作期間所形成的中間物質)；儘管如此，在基板「上方」的沉積，同時理解為可能包括在基板「上」沉積(因為「在…上」亦可準確地稱為「在…上方」)，將理解為包括其中有一或更多個中間物(諸如一或更多個中間物質)存在於所沉積的物質與基板之間，使得所沉積的物質不一定與基板直接實體且有形接觸。
在特定使用上下文中，諸如其中論述有形材料及/或有形元件，「在…下」與「在…下方」之間進行類似的區分。而在此種特定使用上下文中，「在…下」意欲必然意謂著實體上且有形的接觸(類似於剛剛描述的「在…上」)，「在…下方」可能包括其中存在直接實體且有形接觸之情況，但不一定意謂著要直接實體且有形接觸，諸如若存在一或更多個中間物(諸如一或更多個中間物質)。因此，「在…上」將理解為意謂「在…直接上方」及「在…下」將理解為意謂「在…直接下面」。
同樣應理解的是，諸如「在…上方」及「在…下方」以類似於上述術語「向上」、「向下」、「頂部」、「底部」等之方式理解。此等術語可用於便利論述，但並不意欲必然限制所請標的之範疇。例如，術語「在…上方」(例如)並不意謂著請求項範疇僅限於實施例是正面向上的情況，諸如與上下顛倒的實施例作對比。實例包括作為一個說明之倒裝晶片，其中(例如)在不同時候(例如，在製造期間)的定向可不一定對應於最終產品之定向。因此，若作為一實例的物件以一特定定向(諸如作為一個實例的上下顛倒)處於適用的請求項範疇之內，則同樣地，意欲是後者也被解釋為以另一定向(諸如又作為一實例的正面朝上)包括在適用的請求項範疇內，而反之亦然，即使適用的文字上請求項語言有可能以其他方式解釋。又，當然，一如既往地在發明專利說明書中，特別是描述及/或使用的特定上下文提供有關得出合理結論的有用指導。
除非另有指示，在本揭示案的上下文中，術語「或」若用於關聯諸如A、B或C的列表，則意欲表示在此以包括性意義來使用的A、B及C，以及在此以排他性意義來使用的A、B或C。在此理解下，「及」用於包括性意義，且意欲意謂著A、B及C；而「及/或」可用於極其小心清楚表示包含所有前述意義，但此用法並非必需。此外，術語「一或更多個」及/或類似術語用來以單數形式描述任何特徵、結構、特性及/或類似者，「及/或」亦用來描述複數個及/或特徵、結構、特性及/或類似者之一些其他組合。另外，術語「第一」、「第二」、「第三」及類似術語用於區別不同態樣，諸如作為一個實例的不同元件，而不是提供數字限制或暗示特定順序，除非另外明確地指示。同樣地，術語「基於」及/或類似術語被理解為未必意欲傳達諸因素的詳盡清單，但允許不一定明確描述的額外因素的存在。
另外，針對關於所請標的之實施方式且進行測試、量測及/或規格相關程度的情況，意欲以下列方式理解。作為一實例，在給定情況下，假設是要量測物理性質之數值。繼續參考此實例，若本領域具有通常知識者可合理地想到用於測試、量測及/或規格相關程度(至少關於性質)之可替代的合理方法(至少為了實施之目的)，則所請標的意欲涵蓋彼等可替代的合理方法，除非另有明確指示。作為一實例，若產生一區域之量測曲線圖，並且所請標的之實施方式指的是使用區域上斜率之量測，但用來估計區域上斜率的各種合理及替代技術存在，所請標的意欲涵蓋彼等合理的替代技術，即使該等合理的替代技術未提供相同的值、相同的量測或相同的結果，除非另有明確指示。
本說明書全文中對「一個實施方式」、「一實施方式」、「一個實施例」、「一實施例」及/或類似者之引用意謂相對於特定實施方式及/或實施例所描述之特定特徵、結構及/或特性可納入所請標的之至少一個實施方式及/或實施例中。因此，(例如)在整個說明書中不同地方出現此種短語並不一定意欲是相同的實施方式或所描述的任一個特定的實施方式。另外，應理解的是，所描述的特定特徵、結構及/或特性在一或更多個實施方式中能以各種方式組合，且因此(例如)在所期望的之請求項範疇內。當然，一般而言，此等和其他問題將隨著上下文而改變。因此，描述及/或用法之特定上下文提供關於得出推斷的有用指導。
儘管已說明及描述目前考慮為示例性特徵的內容,但本領域具有通常知識者將理解，可作出其他各種修改，並且可替換均等物而不脫離所請標的。此外，可作出許多修改以使特定情況適合於所請標的之教示而不脫離在本文中所描述的中心概念。因此，所意欲的是，所請標的不限於所揭示的特定實例，而是此種所請標的亦可包括落在隨附請求項及其均等物之範疇內的全部態樣。
52‧‧‧CES元件62a‧‧‧位元格62b‧‧‧位元格64‧‧‧傳輸閘極66‧‧‧傳輸閘極68‧‧‧傳輸閘極102‧‧‧讀取窗口104‧‧‧部分106‧‧‧部分108‧‧‧點110‧‧‧寫入窗口116‧‧‧點124‧‧‧可變阻抗裝置126‧‧‧可變電阻器128‧‧‧可變電容器152‧‧‧點154‧‧‧點156‧‧‧點158‧‧‧點160‧‧‧點162‧‧‧點BL1‧‧‧位元線BLa‧‧‧位元線BLb‧‧‧位元線M1‧‧‧FETN‧‧‧節點VS‧‧‧電壓源WL‧‧‧字線
在說明書之結尾部分特別指出並明確主張所請標的。然而，對於組織及/或操作方法兩者，連同其目標、特徵及/或優點一起，若與附圖一起閱讀，可藉由參考以下詳細說明而最佳地理解，在該等附圖中：
圖1A圖示根據一實施例的CES裝置的電流密度與電壓之曲線圖；
圖1B是根據一實施例的CES裝置的等效電路的示意圖；
圖2是顯示出根據一實施例的CES裝置的對稱操作的曲線圖；
圖3是根據一特定實施例的位元格的示意圖；
圖4和圖5是顯示出根據特定實施例的在CES裝置上執行讀取和寫入操作的曲線圖；
圖6是根據一實施例的可從單一字線電壓選擇用於寫入操作的位元格的示意圖；及
圖7是顯示出根據一實施例的在位元格中將信號的時序施加至CES裝置的信號時序圖。
參考形成本案之一部分的隨附圖式的以下詳細說明，其中相同元件符號在整個對應的及/或類似的部分中可以指定相同的部分。應理解的是，諸如為了說明的簡明性及/或清晰性之目的，附圖不一定按比例繪製。例如，一些態樣的尺寸可相對於其他者而誇示。另外，應理解的是，可使用其他實施例。另外，可在不脫離所請標的之情況下，進行結構及/或其他改變。本說明書對「所請標的」之引用指的是由一或更多個請求項(或其任何部分)所要涵蓋之標的，並不一定指的是完整的請求項集合、請求項集合(例如，方法請求項、設備請求項等)之特定組合或特定的請求項。亦應注意的是，諸如上、下、頂部、底部等之方向及/或參考可用於便利圖式之論述，及/或並不意欲限制所請標的之應用。因此，以下的詳細描述不應視為是限制所請標的及/或均等物。
國內寄存資訊 （請依寄存機構、日期、號碼順序註記） 無
國外寄存資訊 （請依寄存國家、機構、日期、號碼順序註記） 無
52‧‧‧CES元件
BL1‧‧‧位元線
M1‧‧‧FET
N‧‧‧節點
VS‧‧‧電壓源
WL‧‧‧字線

Claims (19)

  1. 一種用於使用記憶體裝置的裝置，包括：複數個記憶體元件；及一驅動器電路，該驅動器電路經配置以產生一第一程式設計信號和一第二程式設計信號，其中如果將該第一程式設計信號施加到該複數個記憶體元件的至少一個記憶體元件，則該第一程式設計信號包括一第一電壓和一第一電流，並且如果將該第二程式設計信號施加到該至少一個記憶體元件，則該第二程式設計信號包括一第二電壓和一第二電流，及其中該第一電壓與該第二電壓具有相反的極性且該第一電流與該第二電流具有相反的極性，及其中該驅動器電路經配置以藉由在一第一階段中將該第一程式設計信號施加到第一選擇的記憶體元件以將該等第一選擇的記憶體元件設置為第一阻抗狀態，及藉由在一第二階段中將該第二程式設計信號施加到第二選擇的記憶體元件以將該等第二選擇的記憶體元件設置為第二阻抗狀態，來將該等記憶體元件中之各自者設置為預期阻抗狀態。
  2. 如請求項1所述之裝置，其中：該等記憶體元件之每一者包括耦接到一節點的一第一端子及耦接到對應於該記憶體元件的一位元線的一 第二端子；及回應於在該第一階段中的該第一程式設計信號，電流以一第一方向在該等第一選擇的記憶體元件的該等第一端子與該等第二端子之間流動，及其中回應於在該第二階段中的該第二程式設計信號，電流以與該第一方向相反的一第二方向在該等第二選擇的記憶體元件的該等第一端子與該等第二端子之間流動。
  3. 如請求項1所述之裝置，其中：該等記憶體元件之每一者包括耦接到一節點的一第一端子及耦接到對應於該記憶體元件的一位元線的一第二端子；及在該第一階段與該第二階段期間將該節點連接到該等記憶體元件的該等第一端子，及其中在該第一階段期間將該節點維持在一第一電壓位準，且在該第二階段期間將該節點設定在一第二電壓位準。
  4. 如請求項1所述之裝置，其中該驅動器電路進一步經配置以在該第二階段期間控制耦接到該複數個記憶體元件之該選擇的第一組記憶體元件的位元線的電壓，以將該複數個記憶體元件之該選擇的第一組記憶體元件維持在該第二阻抗狀態。
  5. 如請求項1所述之裝置，其中回應於一單一字線上的一電壓，在該複數個記憶體元件中的該等記 憶體元件可選擇用於寫入操作。
  6. 如請求項5所述之裝置，其中回應於該單一字線上的該電壓，將該節點連接到該等記憶體元件的第一端子。
  7. 如請求項1所述之裝置，其中該複數個記憶體元件包括相關電子開關(CES)元件。
  8. 如請求項1所述之裝置，其中該第一阻抗狀態包括一高阻抗及/或絕緣狀態，及該第二阻抗狀態包括一低阻抗及/或導電狀態。
  9. 如請求項1所述之裝置，其中該第一阻抗狀態包括一低阻抗及/或導電狀態，及該第二阻抗狀態包括一高阻抗及/或絕緣狀態。
  10. 如請求項1所述之裝置，其中：該至少一個記憶體元件包括耦接到一節點的一第一端子及耦接到對應於該至少一個記憶體元件的一位元線的一第二端子；及該驅動器電路進一步經配置以跨該至少一個記憶體元件的該第一端子和該第二端子施加該第一程式設計信號，以將該至少一個記憶體元件設置為該第一阻抗狀態，並且經配置以跨該至少一個記憶體元件的該第一端子和該第二端子施加該第二程式設計信號，以將該至少一個記憶體元件設置為該第二阻抗狀態。
  11. 一種用於使用記憶體裝置的方法，包括以下步驟：回應於在一操作的一第一階段中的一第一字線電壓，將一第一節點施加到複數個記憶體元件的第一端子；在該操作的該第一階段期間，將一第一位元線電壓選擇性地施加到該複數個記憶體元件的一選擇的第一組記憶體元件的第二端子，以將該複數個記憶體元件的該選擇的第一組記憶體元件設置為一第一阻抗狀態；回應於在該操作的一第二階段中的一第二字線電壓，將一第二節點施加到該複數個記憶體元件的該等第一端子；及在該操作的該第二階段期間，將一第二位元線電壓選擇性地施加到該複數個記憶體元件的一選擇的第二組記憶體元件的第二端子，以將該複數個記憶體元件的該選擇的第二組記憶體元件設置為一第二阻抗狀態，並且控制耦接到該複數個記憶體元件的該選擇的第一組記憶體元件的位元線的電壓，以將該複數個記憶體元件的該選擇的第一組記憶體元件維持在該第一阻抗狀態。
  12. 如請求項11所述之方法，其中：該第一阻抗狀態是一高阻抗或絕緣狀態； 在該第一節點與該第一位元線電壓之間的一差異是足以用於在該複數個記憶體元件的該選擇的第一組記憶體元件上的一重置操作；該第二阻抗狀態是一低阻抗或導電狀態；及在該第二節點與該第二位元線電壓之間的一差異是足以用於在該複數個記憶體元件的該選擇的第二組記憶體元件上的一設定操作。
  13. 如請求項11所述之方法，其中：該第一阻抗狀態是一低阻抗或導電狀態；在該第一節點處的一電壓與該第一位元線電壓之間的一差異是足以用於在該複數個記憶體元件的該第一組記憶體元件上的一設定操作；該第二阻抗狀態是一高阻抗或絕緣狀態；及在該第二節點處的一電壓與該第二位元線電壓之間的一差異是足以用於在該複數個記憶體元件的該第二組記憶體元件上的一重置操作。
  14. 如請求項11所述之方法，其中該複數個記憶體元件的該第一組記憶體元件及該複數個記憶體元件的該第二組記憶體元件包括該複數個記憶體元件的互斥和徹底完整的部分。
  15. 如請求項11所述之方法，其中該複數個記憶體元件的該第一組記憶體元件及該複數個記憶體元 件的該第二組記憶體元件不是該複數個記憶體元件的互斥的部分。
  16. 如請求項11所述之方法，其中該複數個記憶體元件包括相關電子開關(CES)裝置。
  17. 如請求項11所述之方法，及進一步包括以下步驟：回應於將該第一位元線電壓施加到該複數個記憶體元件的該選擇的第一組記憶體元件的該等第二端子，將一第一程式設計信號施加到該複數個記憶體元件的該選擇的第一組記憶體元件；回應於將該第二位元線電壓施加到該複數個記憶體元件的該選擇的第一組記憶體元件的該等第二端子，將一第二程式設計信號施加到該複數個記憶體元件的該選擇的第二組記憶體元件，其中該第一程式設計信號包括一第一電壓和一第一電流且該第二程式設計信號包括一第二電壓和一第二電流，及其中該第一電壓和該第二電壓具有相反的極性且該第一電流和該第二電流具有相反的極性。
  18. 如請求項12所述之方法，其中回應於在該第一節點處的該電壓與第一位元線電壓之間的該差異，電流以一第一方向在該等第一選擇的記憶體元件的該等第一端子與第二端子之間流動，及其中回應於在該 第二節點處的該電壓與該第二位元線電壓之間的該差異，電流以與該第一方向相反的一第二方向在該等第二選擇的記憶體元件的該等第一端子與第二端子之間流動。
  19. 如請求項11所述之方法，進一步包括以下步驟：回應於一單一字線上的一電壓，選擇該複數個記憶體元件的至少該第一組記憶體元件。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797238B2 (en) 2016-01-26 2020-10-06 Arm Ltd. Fabricating correlated electron material (CEM) devices
US10276795B2 (en) 2016-08-15 2019-04-30 Arm Ltd. Fabrication of correlated electron material film via exposure to ultraviolet energy
US9978942B2 (en) 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US9997242B2 (en) 2016-10-14 2018-06-12 Arm Ltd. Method, system and device for non-volatile memory device state detection
US10002669B1 (en) 2017-05-10 2018-06-19 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation
US10211398B2 (en) 2017-07-03 2019-02-19 Arm Ltd. Method for the manufacture of a correlated electron material device
US11137919B2 (en) 2017-10-30 2021-10-05 Arm Ltd. Initialisation of a storage device
US10580489B2 (en) 2018-04-23 2020-03-03 Arm Ltd. Method, system and device for complementary impedance states in memory bitcells
US10971229B2 (en) 2018-04-23 2021-04-06 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US10607659B2 (en) 2018-04-23 2020-03-31 Arm Limited Method, system and device for integration of bitcells in a volatile memory array and bitcells in a non-volatile memory array
US10741246B2 (en) 2018-04-23 2020-08-11 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US11011227B2 (en) 2018-06-15 2021-05-18 Arm Ltd. Method, system and device for non-volatile memory device operation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873538B2 (en) * 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
US20130285699A1 (en) * 2012-04-26 2013-10-31 Symetrix Corporation RE-PROGRAMMABLE ANTIFUSE FPGA UTILIZING RESISTIVE CeRAM ELEMENTS
US20140104927A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Configuring resistive random access memory (rram) array for write operations

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223590A (ja) * 1999-02-04 2000-08-11 Sony Corp ゲート電荷蓄積形メモリセル
JP4565716B2 (ja) * 2000-08-30 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
JP4114659B2 (ja) * 2004-11-26 2008-07-09 セイコーエプソン株式会社 強誘電体メモリ及びその駆動方法
CN100373625C (zh) * 2004-12-03 2008-03-05 马维尔世界贸易股份有限公司 可擦除与可编程的只读存储器元件和制造及操作方法
US20080105814A1 (en) 2006-10-31 2008-05-08 Slatter Stephen O Base-plate adapter
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
US7778063B2 (en) 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
JP5159127B2 (ja) * 2007-03-14 2013-03-06 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7830714B2 (en) * 2007-05-25 2010-11-09 Semiconductor Components Industries, L.L.C. Non-volatile memory with high reliability
JP4203532B2 (ja) * 2008-02-04 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US8331128B1 (en) * 2008-12-02 2012-12-11 Adesto Technologies Corporation Reconfigurable memory arrays having programmable impedance elements and corresponding methods
US7936585B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Non-volatile memory cell with non-ohmic selection layer
US8779407B2 (en) 2012-02-07 2014-07-15 Intermolecular, Inc. Multifunctional electrode
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
CN103137646A (zh) * 2013-03-15 2013-06-05 中国科学院微电子研究所 用于双极型阻变存储器交叉阵列集成方式的选通器件单元
JP6102418B2 (ja) * 2013-03-28 2017-03-29 凸版印刷株式会社 不揮発性メモリ素子、不揮発性メモリセルおよび不揮発性メモリ
JP6235901B2 (ja) * 2013-12-27 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9514814B1 (en) * 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9584118B1 (en) 2015-08-26 2017-02-28 Nxp Usa, Inc. Substrate bias circuit and method for biasing a substrate
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9589636B1 (en) * 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9548118B1 (en) * 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
GB2545264B (en) * 2015-12-11 2020-01-15 Advanced Risc Mach Ltd A storage array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873538B2 (en) * 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
US20130285699A1 (en) * 2012-04-26 2013-10-31 Symetrix Corporation RE-PROGRAMMABLE ANTIFUSE FPGA UTILIZING RESISTIVE CeRAM ELEMENTS
US20140104927A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Configuring resistive random access memory (rram) array for write operations

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