JP6388350B2 - 半導体装置 - Google Patents

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Description

本実施形態は半導体装置に関する。
半導体装置の省スペース化、高性能化および大容量化を図るため、半導体チップを積層することがある。積層された半導体チップの電気的な接続をとるため、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる貫通電極を用いたものがある。
このようなＴＳＶを用いた半導体装置において、複数チャンネル化を実現するために、チャンネル切替を行うロジック回路を各半導体チップに設けることがあった。
特開２０１４−５３０５５号公報
一つの実施形態は、省スペース化を図りつつ、複数チャンネル化を実現することが可能な半導体装置を提供することを目的とする。
一つの実施形態によれば、Ｍ（Ｍは２以上の整数）個の半導体チップと、Ｎ（Ｎは２以上の整数）チャンネル分の貫通電極と、前記半導体チップを制御するコントローラとが設けられている。Ｍ個の半導体チップは順次積層されている。貫通電極は前記半導体チップに埋め込まれ、前記半導体チップを積層方向に電気的に接続する。前記貫通電極の接続先は前記半導体チップの１または複数の上下層間で入れ替わっている。前記コントローラは、前記Ｍ個の半導体チップで実現されるチャンネル数を制御するチャンネル制御部を備える。
図１は、第１実施形態に係る半導体装置の概略構成を示すブロック図である。 図２は、図１のコントローラおよびＮＡＮＤメモリの構成例を示す断面図である。 図３は、図２の半導体チップの機能構成を示すブロック図である。 図４（ａ）は、図２の半導体チップの２チャンネル分の貫通電極の接続方法の一例を示すブロック図、図４（ｂ）は、図２の半導体チップの２チャンネル分の貫通電極の接続方法のその他の例を示すブロック図である。 図５は、図４の２チャンネル分の貫通電極の接続配線例を示す断面図である。 図６は、図５の２チャンネル分の貫通電極の接続配線例を示す斜視図である。 図７は、第２実施形態に係る半導体装置に適用される４チャンネル分の貫通電極の接続方法を示すブロック図である。 図８は、図７の４チャンネル分の貫通電極の接続配線例を示す断面図である。 図９は、図８の４チャンネル分の信号に対するチップイネーブル信号の割り当て例を示す図である。 図１０（ａ）は、図８の４チャンネル分の貫通電極の接続配線例を示す平面図、図１０（ｂ）〜図１０（ｅ）は、図１０（ａ）の接続配線を配線層ごとに分解して示す平面図である。
実施形態
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示すブロック図である。なお、以下の実施形態では、半導体装置として不揮発性半導体装置を例にとる。不揮発性半導体装置としてＮＡＮＤメモリを例にとる。
図１において、不揮発性半導体装置には、ＮＡＮＤメモリ３およびコントローラ２が設けられている。ＮＡＮＤメモリ３はコントローラ２に接続されている。コントローラ２は、ホストＩＦを介してホスト１に接続されている。ＮＡＮＤメモリ３は、ホスト１で扱われるデータ１を記憶することができる。ＮＡＮＤメモリ３は、例えば、ＳＳＤに搭載されていてもよいし、ＳＤカードに搭載されていてもよいし、ＵＳＢメモリに搭載されていてもよい。コントローラ２は、ＮＡＮＤメモリ３をドライブ制御することができる。なお、ＮＡＮＤメモリ３のドライブ制御としては、例えば、ＮＡＮＤメモリ３の読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。ホスト１は、パーソナルコンピュータであってもよいし、デジタルカメラなどの電子機器であってもよいし、スマートフォンなどの携帯端末であってもよい。
ＮＡＮＤメモリ３には、順次積層されたＭ（Ｍは２以上の整数）個の半導体チップＣｐ０〜ＣｐＭ−１が設けられている。半導体チップＣｐ０〜ＣｐＭ−１には、半導体チップＣｐ０〜ＣｐＭ−１を積層方向に電気的に接続する貫通電極Ｖ０〜ＶＭ−１がそれぞれ埋め込まれている。各半導体チップＣｐ０〜ＣｐＭ−１において、貫通電極Ｖ０〜ＶＭ−１はＮ（Ｎは２以上の整数）チャンネル分だけ設けることができる。貫通電極Ｖ０〜ＶＭ−１は、半導体チップＣｐ０〜ＣｐＭ−１の１または複数の上下層間で接続先が入れ替わるように接続することができる。例えば、貫通電極Ｖ０〜ＶＭ−１は半導体チップＣｐ０〜ＣｐＭ−１の上下層間でトルネード状に接続することができる。
また、ＮＡＮＤメモリ３には、コントローラ２との間で信号を媒介するインターフェース部３Ａが設けられている。インターフェース部３Ａは、半導体チップＣｐ０〜ＣｐＭ−１ごとに設けることができる。インターフェース部３Ａは、Ｎ（Ｎは２以上の整数）チャンネル分の信号ＳＨ０〜ＳＨＮ−１を扱うことができる。ここで、インターフェース部３Ａは、半導体チップＣｐ０〜ＣｐＭ−１のそれぞれに対して、Ｎチャンネル分の信号ＳＨ０〜ＳＨＮ−１のうち１チャンネル分の信号のみを貫通電極Ｖ０〜ＶＭ−１をそれぞれ介して内部とやり取りさせることができる。この時、各半導体チップＣｐ０〜ＣｐＭ−１では、１チャンネル分の信号がやり取りされる貫通電極Ｖ０〜ＶＭ−１を、Ｎチャンネル分の貫通電極Ｖ０〜ＶＭ−１のうちのいずれか１個に固定することができる。各半導体チップＣｐ０〜ＣｐＭ−１において、この固定される貫通電極Ｖ０〜ＶＭ−１は、水平面の位置が等しい貫通電極Ｖ０〜ＶＭ−１を選択することができる。
Ｎチャンネル分の信号ＳＨ０〜ＳＨＮ−１は、例えば、アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、リード・イネーブル信号／ＲＥ（／は、ロウ・アクティブ信号を示す）、ＲＥ、ライト・イネーブル信号／ＷＥ、データ信号ＤＱ、データストローブ信号ＤＱＳ、／ＤＱＳ、チップイネーブル信号／ＣＥ、ライト・プロテクト信号／ＷＰ、レディ・ビジー信号ＲＢ、チップアドレスＣＡＤＤなどを用いることができる。コントローラ２は、これら信号を用いてＮＡＮＤメモリ３を制御することができる。
一方、ホストＩＦは、ＮＡＮＤメモリ３が適用されるアプリケーションによって変更される。ＮＡＮＤメモリ３がＳＳＤ（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｒｉｖｅ）に適用される場合、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｉｎｔｅｒｆａｃｅ）が用いられ、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリなどに適用される場合ＵＳＢが用いられ、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）の場合、ｅＭＭＣ規格のインターフェースが用いられ、ＳＤカードの場合、ＳＤメモリ規格のインターフェースが用いられる。
コントローラ２には、チャンネル制御部２Ａが設けられている。チャンネル制御部２Ａは、ＮＡＮＤメモリ３のチャンネル数を制御する。ここで、チャンネル制御部２Ａは、Ｎチャンネル分の貫通電極Ｖ０〜ＶＭ−１のうちの２以上の貫通電極Ｖ０〜ＶＭ−１に同一信号を入力することでチャンネル数を制御することができる。この時、チャンネル制御部２Ａは、ＮＡＮＤメモリ３をＫ（ＫはＭ以下の正の整数）チャンネル動作させる場合、ＮチャンネルをＫ個のグループに振り分け、同一のグループには同一の信号を入力し、異なるグループには別個の信号を入力することができる。
コントローラ２は、ホスト１からホストＩＦを介して出力される要求信号を受け、要求信号に応じて、チップイネーブル信号／ＣＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号／ＲＥおよびライト・プロテクト信号／ＷＰなどを生成する。
また、コントローラ２は、ホスト１から受けた要求信号に応じて、ＮＡＮＤメモリ３にデータを書き込む場合、１以上Ｎ以下のチャンネルを介してＮＡＮＤメモリ３にデータを供給する。
また、コントローラ２は、ホスト１から受けた要求信号に対するホスト１へのレスポンスとして、ＮＡＮＤメモリ３に対してデータの読み出しを行う場合、１以上Ｎ以下のチャンネルを介してＮＡＮＤメモリ３からデータを受ける。
ここで、半導体チップＣｐ０〜ＣｐＭ−１のそれぞれに対して、Ｎチャンネル分の信号ＳＨ０〜ＳＨＮ−１のうち１チャンネル分の信号のみを貫通電極Ｖ０〜ＶＭ−１をそれぞれ介して内部とやり取りさせることにより、各半導体チップＣｐ０〜ＣｐＭ−１は、指定されたチャンネルに応じて貫通電極Ｖ０〜ＶＭ−１を切り替える必要がなくなる。このため、チャンネル切替を行うロジック回路を各半導体チップＣｐ０〜ＣｐＭ−１に設ける必要がなくなり、省スペース化を図ることができる。
また、半導体チップＣｐ０〜ＣｐＭ−１の上下層間で接続先が入れ替わるように貫通電極Ｖ０〜ＶＭ−１を接続することにより、１チャンネル分の信号がやり取りされる貫通電極Ｖ０〜ＶＭ−１を各半導体チップＣｐ０〜ＣｐＭ−１において水平面の位置が等しい貫通電極Ｖ０〜ＶＭ−１に固定した場合においても、半導体チップＣｐ０〜ＣｐＭ−１ごとにレイアウトを変更することなく、ＮＡＮＤメモリ３の複数チャンネル化を図ることが可能となる。
なお、貫通電極Ｖ０〜ＶＭ−１は、半導体チップＣｐ０〜ＣｐＭ−１の全ての上下層間で接続先を入れ替える必要はなく、一部の上下層間で接続先を入れ替えるようにしてもよい。例えば、チャンネルで共通の信号が送られる場合は、必ずしも接続先を入れ替える必要はなく、貫通電極Ｖ０〜ＶＭ−１を上下層間でストレートに接続するようにしてもよい。
図２は、図１のコントローラおよびＮＡＮＤメモリの構成例を示す断面図である。なお、以下の説明では、半導体チップＣｐ０〜ＣｐＭ−１が２チャンネルに対応している場合を例にとる。また、図２では、Ｍが８の場合を示した。
図２において、半導体チップＣｐ０〜Ｃｐ７は順次積層され、支持基板１２上に実装されている。ここで、各半導体チップＣｐ０〜Ｃｐ７には、２チャンネル分の貫通電極ＶＡ〜ＶＢが埋め込まれている。各半導体チップＣｐ０〜Ｃｐ７において、貫通電極ＶＡは水平面の位置が一致するように配置され、貫通電極ＶＢは水平面の位置が一致するように配置されている。また、各半導体チップＣｐ０〜Ｃｐ７において、貫通電極ＶＡ、ＶＢは隣接して配置することができる。貫通電極ＶＡ、ＶＢは、半導体チップＣｐ０〜Ｃｐ７の上下層間で接続先が入れ替わるように接続されている。そして、貫通電極ＶＡ、ＶＢは、半田ボール１９Ａ、１９Ｂを介して半導体チップＣｐ０〜Ｃｐ７間で接続されている。また、半導体チップＣｐ０〜Ｃ７は、接着層１５を介して上下層間で接続されている。
支持基板１２の裏面にはコントローラチップＣｅ１が実装されている。ここで、支持基板１２には配線２３Ａ、２３Ｂが形成されている。そして、コントローラチップＣｅ１は半田ボール１８Ａ、１８Ｂを介して配線２３Ａ、２３Ｂに接続されている。また、最下層の半導体チップＣｐ０の貫通電極ＶＡ、ＶＢが配線２３Ａ、２３Ｂに接続されることで、コントローラチップＣｅ１と半導体チップＣｐ０〜Ｃｐ７とが電気的に接続されている。支持基板１２は半田ボール１７を介して実装基板１１に接続されている。実装基板１１の裏面には、実装基板１１をマザー基板に接続する半田ボール１６が設けられている。
コントローラチップＣｅ１は、封止樹脂２１にて実装基板１１上で封止されている。半導体チップＣｐ０〜Ｃｐ７は、封止樹脂２２にて支持基板１２上で封止されている。封止樹脂２１、２２の外周は封止樹脂２０にて封止されるとともに、封止樹脂２２の上部は金属板１３にて封止されている。
図３は、図２の半導体チップの機能構成を示すブロック図である。なお、図３では、半導体チップＣｐ０を例にとるが、半導体チップＣｐ１〜ＣｐＭ−１についても同様である。
図３において、半導体チップＣｐ０は、論理制御部４９、メモリ制御部５０、メモリセルアレイ４１、ロウアドレスバッファ４３、ロウデコーダ４２、センスアンプ４４、データレジスタ４５、カラムデコーダ４６、カラムアドレスバッファ４７、電圧発生回路５６、入出力（Ｉ／Ｏ）制御部４８、コマンドレジスタ５３、アドレスレジスタ５２、ステータスレジスタ５１、ＣＳＩＤレジスタ５４、レディ・ビジー（Ｒ／Ｂ）回路５５およびロジック回路５７を有している。
チップイネーブル信号／ＣＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号ＲＥ、／ＲＥ、ライト・プロテクト信号／ＷＰ、データストローブ信号ＤＱＳ、／ＤＱＳおよびチップアドレスＣＡＤＤは、コントローラ２から論理制御部４９に供給される。コマンド、アドレス、及びデータは、コントローラ２から信号線ＤＱ０〜ＤＱ７を介してＩ／Ｏ制御部４８に供給される。
論理制御部４９は、入力信号に従って、メモリ制御部５０およびＩ／Ｏ制御部４８を制御する。コマンドレジスタ５３は、Ｉ／Ｏ制御部４８から出力されたコマンドを保持する。アドレスレジスタ５２は、Ｉ／Ｏ制御部４８から出力されたアドレスを保持する。
メモリ制御部５０は、コマンドレジスタ５３に保持されたコマンドに従って、ロウデコーダ４２、センスアンプ４４、データレジスタ４５、カラムデコーダ４６、電圧発生回路５６およびＲ／Ｂ回路５５を制御し、データの書き込み、読み出しおよび消去等を制御する。
Ｒ／Ｂ回路５５は、メモリ制御部５０の出力信号に応じて、レディ・ビジー信号ＲＢを出力する。電圧発生回路５６は、メモリ制御部５０の指示に従って書き込み電圧、読み出し電圧および消去電圧などを生成し、これらの電圧をメモリセルアレイ４１、ロウデコーダ４２、センスアンプ４４に供給する。
メモリセルアレイ４１は、複数のＮＡＮＤストリングを有している。各ＮＡＮＤストリングは、第１、第２の選択トランジスタと複数のメモリセルが直列接続されて構成されている。メモリセルには、電荷蓄積層および制御ゲート電極が設けられている。第１の選択トランジスタはビット線に接続され、第２の選択トランジスタはソース線に接続されている。第１、第２の選択トランジスタのゲート電極は第１、第２の選択線に接続され、各メモリセルの制御ゲート電極は、それぞれワード線に接続されている。また、ビット線のそれぞれは、センスアンプ４４に接続される。
ロウアドレスバッファ４３、カラムアドレスバッファ４７は、アドレスレジスタ５２に保持されたロウアドレスおよびカラムアドレスをそれぞれ保持する。ロウデコーダ４２は、ロウアドレスバッファ４３に保持されたロウアドレスをデコードし、メモリセルアレイ４１の第１、第２の選択線およびワード線を選択する。カラムデコーダ４６は、カラムアドレスバッファ４７に保持されたカラムアドレスをデコードし、メモリセルアレイ４１のビット線を選択する。
データレジスタ４５は、データの書き込み時、Ｉ／Ｏ制御部４８から供給されたデータをセンスアンプ４４に供給する。また、データの読み出し時、選択ビット線からセンスアンプ４４により検出されたデータを保持し、Ｉ／Ｏ制御部４８に供給する。
センスアンプ４４は、データの書き込み時、データレジスタ４５に保持されたデータを選択されたメモリセルに書き込む。また、データの読み出し時、ビット線を介して選択されたメモリセルからデータを読み出す。
ステータスレジスタ５１は、メモリ制御部５０から出力されるデータの書き込み、読み出しおよび消去が、例えば正常終了したかどうかなどのステータスデータを保持する。ステータスレジスタ５１に保持されたステータスデータは、Ｉ／Ｏ制御部４８およびコントローラ２を介してホスト１に供給される。
ＣＳＩＤレジスタ５４は、半導体チップＣｐ０が自己のチップを識別するチップ識別情報を保持する。ＣＳＩＤレジスタ５４に保持されたチップ識別情報は、メモリ制御部５０およびロジック回路５７に供給される。
ロジック回路５７は、チップアドレスＣＡＤＤおよびチップ識別情報に基づいて内部イネーブル信号ｅｎｂを生成する。ロジック回路５７にて生成された内部イネーブル信号ｅｎｂは、Ｉ／Ｏ制御部４８および論理制御部４９に供給される。ロジック回路５７は、チップアドレスＣＡＤＤがチップ識別情報に一致した時に、内部イネーブル信号ｅｎｂをアクティブ化することができる。
図４（ａ）は、図２の半導体チップの２チャンネル分の貫通電極の接続方法の一例を示すブロック図、図４（ｂ）は、図２の半導体チップの２チャンネル分の貫通電極の接続方法のその他の例を示すブロック図である。なお、図４（ａ）および図４（ｂ）の例では、半導体チップＣｐ０〜Ｃｐ２についてのみ示した。
図４（ａ）および図４（ｂ）において、半導体チップＣｐ０には、２チャンネル分の貫通電極ＶＡ０、ＶＢ０が設けられている。半導体チップＣｐ１には、２チャンネル分の貫通電極ＶＡ１、ＶＢ１が設けられている。半導体チップＣｐ２には、２チャンネル分の貫通電極ＶＡ２、ＶＢ２が設けられている。貫通電極ＶＡ０上には貫通電極ＶＡ１が配置され、貫通電極ＶＡ１上には貫通電極ＶＡ２が配置されている。貫通電極ＶＢ０上には貫通電極ＶＢ１が配置され、貫通電極ＶＢ１上には貫通電極ＶＢ２が配置されている。ここで、貫通電極ＶＡ０〜ＶＡ２、ＶＢ０〜ＶＢ２は、半導体チップＣｐ０〜Ｃｐ２の上下層間で接続先が入れ替わるように接続されている。すなわち、貫通電極ＶＡ０は貫通電極ＶＢ１に電気的に接続され、貫通電極ＶＢ１は貫通電極ＶＡ２に電気的に接続されている。また、貫通電極ＶＢ０は貫通電極ＶＡ１に電気的に接続され、貫通電極ＶＡ１は貫通電極ＶＢ２に電気的に接続されている。
また、図４（ａ）に示すように、半導体チップＣｐ０〜Ｃｐ２には、ＡＮＤ回路Ｎ０〜Ｎ２がそれぞれ設けられている。ＡＮＤ回路Ｎ０〜Ｎ２の第１入力端子は貫通電極ＶＢ０〜ＶＢ２にそれぞれ接続されている。ＡＮＤ回路Ｎ０〜Ｎ２の第２入力端子には、内部イネーブル信号ｅｎｂ０〜ｅｎｂ２がそれぞれ入力される。半導体チップＣｐ０下にはコントローラチップＣｅ１が配置されている。コントローラチップＣｅ１には、コントローラ２が設けられている。コントローラ２には、２チャンネル分の信号ＳＨ０、ＳＨ１を半導体チップＣｐ０〜Ｃｐ２に入力する入力バッファＢ０、Ｂ１が設けられている。そして、コントローラ２は、入力バッファＢ０を介して信号ＳＨ０を出力するとともに、入力バッファＢ１を介して信号ＳＨ１を出力する。また、コントローラ２からは、半導体チップＣｐ０〜Ｃｐ２を指定するチップアドレスＣＡＤＤが半導体チップＣｐ０〜Ｃｐ２に入力される。そして、各半導体チップＣｐ０〜Ｃｐ２では、コントローラ２から入力されたチップアドレスＣＡＤＤと、各半導体チップＣｐ０〜Ｃｐ２が保持するチップ識別情報が比較される。そして、チップアドレスＣＡＤＤとチップ識別情報が一致した半導体チップＣｐ０〜Ｃｐ２では、内部イネーブル信号ｅｎｂ０〜ｅｎｂ２がアクティブ化され、信号ＳＨ０、ＳＨ１がＡＮＤ回路Ｎ０〜Ｎ２をそれぞれ介して半導体チップＣｐ０〜Ｃｐ２の内部に取り込まれる。
これにより、コントローラ２は、半導体チップＣｐ０、Ｃｐ２にチャンネルＣｈ０を割り当てるとともに、半導体チップＣｐ１にチャンネルＣｈ１を割り当てることができ、ＮＡＮＤメモリ３の２チャンネル入力を実現することができる。
また、図４（ｂ）に示すように、半導体チップＣｐ０〜Ｃｐ２には、ＡＮＤ回路Ｎ０´〜Ｎ２´がそれぞれ設けられている。ＡＮＤ回路Ｎ０´〜Ｎ２´の第１入力端子は貫通電極ＶＢ０〜ＶＢ２にそれぞれ接続されている。ＡＮＤ回路Ｎ０´〜Ｎ２´の第２入力端子には、内部イネーブル信号ｅｎｂ０´〜ｅｎｂ２´がそれぞれ入力される。また、コントローラ２には、２チャンネル分の信号ＳＨ０、ＳＨ１が半導体チップＣｐ０〜Ｃｐ２から出力される出力バッファＢ０´、Ｂ１´が設けられている。そして、コントローラ２は、出力バッファＢ０´を介して信号ＳＨ０を受けるとともに、出力バッファＢ１´を介して信号ＳＨ１を受けることができる。
この時、コントローラ２からは、半導体チップＣｐ０〜Ｃｐ２を指定するチップアドレスＣＡＤＤが半導体チップＣｐ０〜Ｃｐ２に入力される。そして、各半導体チップＣｐ０〜Ｃｐ２では、コントローラ２から入力されたチップアドレスＣＡＤＤと、各半導体チップＣｐ０〜Ｃｐ２が保持するチップ識別情報が比較される。そして、チップアドレスＣＡＤＤとチップ識別情報が一致した半導体チップＣｐ０〜Ｃｐ２では、内部イネーブル信号ｅｎｂ０´〜ｅｎｂ２´がアクティブ化され、信号ＳＨ０、ＳＨ１がＡＮＤ回路Ｎ０´〜Ｎ２´をそれぞれ介して半導体チップＣｐ０〜Ｃｐ２の内部から出力される。
これにより、コントローラ２は、半導体チップＣｐ０、Ｃｐ２にチャンネルＣｈ０を割り当てるとともに、半導体チップＣｐ１にチャンネルＣｈ１を割り当てることができ、ＮＡＮＤメモリ３の２チャンネル出力を実現することができる。
図５は、図４の２チャンネル分の貫通電極の接続配線例を示す断面図、図６は、図５の２チャンネル分の貫通電極の接続配線例を示す斜視図である。なお、図５では、図４（ａ）の構成に対応した接続配線例を示した。また、図６では、半導体チップＣｐ０における接続配線例を示した。
図５および図６において、半導体チップＣｐ０には、配線Ｈ０１Ａ、Ｈ０１Ｂ、Ｈ０２Ａ、Ｈ０２Ｂが設けられている。配線Ｈ０１Ａ、Ｈ０１Ｂは、半導体チップＣｐ０の第１層目、配線Ｈ０２Ａ、Ｈ０２Ｂは、半導体チップＣｐ０の第２層目に形成することができる。半導体チップＣｐ１には、配線Ｈ１１Ａ、Ｈ１１Ｂ、Ｈ１２Ａ、Ｈ１２Ｂが設けられている。配線Ｈ１１Ａ、Ｈ１１Ｂは、半導体チップＣｐ１の第１層目、配線Ｈ１２Ａ、Ｈ１２Ｂは、半導体チップＣｐ１の第２層目に形成することができる。
配線Ｈ０１Ａは貫通電極ＶＡ０に接続され、配線Ｈ０１Ｂは貫通電極ＶＢ０に接続されている。配線Ｈ０１Ａは配線Ｈ０２Ｂに接続され、配線Ｈ０１Ｂは配線Ｈ０２Ａに接続されている。配線Ｈ０２Ａは貫通電極ＶＡ０上に配置し、配線Ｈ０２Ｂは貫通電極ＶＢ０上に配置することができる。
配線Ｈ１１Ａは貫通電極ＶＡ１に接続され、配線Ｈ１１Ｂは貫通電極ＶＢ１に接続されている。配線Ｈ１１Ａは配線Ｈ１２Ｂに接続され、配線Ｈ１１Ｂは配線Ｈ１２Ａに接続されている。配線Ｈ１２Ａは貫通電極ＶＡ１上に配置し、配線Ｈ１２Ｂは貫通電極ＶＢ１上に配置することができる。
配線Ｈ０２Ａは、半田ボール１９Ａを介して貫通電極ＶＡ１に接続され、配線Ｈ０２Ｂは、半田ボール１９Ｂを介して貫通電極ＶＢ１に接続されている。
ここで、２層配線を用いることにより、貫通電極ＶＡ０、ＶＢ０、ＶＡ１、ＶＢ１の位置を変更することなく、貫通電極ＶＡ０を貫通電極ＶＢ１に接続し、貫通電極ＶＢ０を貫通電極ＶＡ１に接続することができる。
また、コントローラ２にはチャンネル制御部２Ａが設けられ、チャンネル制御部２ＡにはＭＯＳトランジスタＴ０〜Ｔ２が設けられている。ＭＯＳトランジスタＴ０のドレインは入力バッファＢ０に接続され、ＭＯＳトランジスタＴ１、Ｔ２のドレインは入力バッファＢ１に接続されている。ＭＯＳトランジスタＴ０、Ｔ１のソースには信号ＳＨ０が入力され、ＭＯＳトランジスタＴ２のソースは信号ＳＨ１が入力される。ＭＯＳトランジスタＴ０〜Ｔ２のゲートには、制御信号Φ０〜Φ２がそれぞれ入力される。
そして、コントローラ２は、ＮＡＮＤメモリ３を２チャンネル動作させる場合、制御信号Φ０、Φ２をハイ、制御信号Φ１をロウに設定することができる。これにより、コントローラ２は、信号ＳＨ０を半導体チップＣｐ０に供給するとともに、信号ＳＨ１を半導体チップＣｐ１に供給することができ、ＮＡＮＤメモリ３を２チャンネル動作させることができる。
一方、コントローラ２は、ＮＡＮＤメモリ３を１チャンネル動作させる場合、制御信号Φ０、Φ１をハイ、制御信号Φ２をロウに設定することができる。これにより、コントローラ２は、信号ＳＨ０を半導体チップＣｐ０、Ｃｐ１に供給することができ、ＮＡＮＤメモリ３を１チャンネル動作させることができる。
（第２実施形態）
図７は、第２実施形態に係る半導体装置に適用される４チャンネル分の貫通電極の接続方法を示すブロック図である。なお、図７の例では、８層分の半導体チップＣｐ１０〜Ｃｐ１８について示した。また、図７の例では、半導体チップＣｐ１０〜Ｃｐ１８に入力される信号を４チャンネル化する構成について示したが、半導体チップＣｐ１０〜Ｃｐ１８から出力される信号を４チャンネル化する構成についても同様に適用することができる。
図７において、半導体チップＣｐ１０には、４チャンネル分の貫通電極ＶＡ１０〜ＶＤ１０が設けられている。半導体チップＣｐ１１には、４チャンネル分の貫通電極ＶＡ１１〜ＶＤ１１が設けられている。半導体チップＣｐ１２には、４チャンネル分の貫通電極ＶＡ１２〜ＶＤ１２が設けられている。半導体チップＣｐ１３には、４チャンネル分の貫通電極ＶＡ１３〜ＶＤ１３が設けられている。半導体チップＣｐ１４には、４チャンネル分の貫通電極ＶＡ１４〜ＶＤ１４が設けられている。半導体チップＣｐ１５には、４チャンネル分の貫通電極ＶＡ１５〜ＶＤ１５が設けられている。半導体チップＣｐ１６には、４チャンネル分の貫通電極ＶＡ１６〜ＶＤ１６が設けられている。半導体チップＣｐ１７には、４チャンネル分の貫通電極ＶＡ１７〜ＶＤ１７が設けられている。
貫通電極ＶＡ１０〜ＶＡ１７は順次積層され、貫通電極ＶＢ１０〜ＶＢ１７は順次積層され、貫通電極ＶＣ１０〜ＶＣ１７は順次積層され、貫通電極ＶＤ１０〜ＶＤ１７は順次積層されている。ここで、貫通電極ＶＡ１０〜ＶＡ１７、ＶＢ１０〜ＶＢ１７、ＶＣ１０〜ＶＣ１７、ＶＤ１０〜ＶＤ１７は、半導体チップＣｐ１０〜Ｃｐ１８の上下層間で接続先が順次入れ替わるように接続されている。例えば、半導体チップＣｐ１０、Ｃｐ１１間において、貫通電極ＶＤ１０は貫通電極ＶＡ１１に電気的に接続され、貫通電極ＶＡ１０は貫通電極ＶＢ１１に電気的に接続されている。また、貫通電極ＶＢ１０は貫通電極ＶＣ１１に電気的に接続され、貫通電極ＶＣ１０は貫通電極ＶＤ１１に電気的に接続されている。
また、半導体チップＣｐ１０〜Ｃｐ１８には、ＡＮＤ回路Ｎ１０〜Ｎ１７がそれぞれ設けられている。ＡＮＤ回路Ｎ１０〜Ｎ１７の第１入力端子は貫通電極ＶＣ１０〜ＶＣ１７にそれぞれ接続されている。ＡＮＤ回路Ｎ１０〜Ｎ１７の第２入力端子には、内部イネーブル信号ｅｎｂ０〜ｅｎｂ７がそれぞれ入力される。半導体チップＣｐ１０下にはコントローラチップＣｅ２が配置されている。コントローラチップＣｅ２には、コントローラ２´が設けられている。コントローラ２´には、４チャンネル分の信号ＳＨ０〜ＳＨ３を半導体チップＣｐ１０〜Ｃｐ１８に入力する入力バッファＢ１０〜Ｂ１３が設けられている。そして、コントローラ２´は、入力バッファＢ１０を介して信号ＳＨ０を出力し、入力バッファＢ１１を介して信号ＳＨ１を出力し、入力バッファＢ１２を介して信号ＳＨ２を出力し、入力バッファＢ１３を介して信号ＳＨ３を出力する。また、コントローラ２´からは、半導体チップＣｐ１０〜Ｃｐ１８を指定するチップアドレスＣＡＤＤが半導体チップＣｐ１０〜Ｃｐ１８に入力される。そして、各半導体チップＣｐ１０〜Ｃｐ１８では、コントローラ２´から入力されたチップアドレスＣＡＤＤと、各半導体チップＣｐ１０〜Ｃｐ１８が保持するチップ識別情報が比較される。そして、チップアドレスＣＡＤＤとチップ識別情報が一致した半導体チップＣｐ１０〜Ｃｐ１８では、内部イネーブル信号ｅｎｂ０〜ｅｎｂ７がアクティブ化され、信号ＳＨ０〜ＳＨ４がＡＮＤ回路Ｎ１０〜Ｎ１７をそれぞれ介して半導体チップＣｐ１０〜Ｃｐ１８の内部に取り込まれる。
これにより、コントローラ２´は、半導体チップＣｐ１３、Ｃｐ１７にチャンネルＣｈ０を割り当て、半導体チップＣｐ１２、Ｃｐ１６にチャンネルＣｈ１を割り当て、半導体チップＣｐ１１、Ｃｐ１５にチャンネルＣｈ２を割り当て、半導体チップＣｐ１０、Ｃｐ１４にチャンネルＣｈ３を割り当てることができ、ＮＡＮＤメモリ３の４チャンネル入力を実現することができる。
図８は、図７の４チャンネル分の貫通電極の接続配線例を示す断面図である。なお、図８では、半導体チップＣｐ１０、Ｃｐ１１における接続配線例を示した。また、図８では、図７の入力バッファＢ１０〜Ｂ１３を省略した。
図８において、半導体チップＣｐ１０には、配線０１Ａ〜０１Ｄ、０２Ａ〜０２Ｄが設けられている。配線０１Ａ〜０１Ｄは、半導体チップＣｐ１０の第１層目、配線０２Ａ〜０２Ｄは、半導体チップＣｐ１０の第２層目に形成することができる。半導体チップＣｐ１１には、配線１１Ａ〜１１Ｄ、１２Ａ〜１２Ｂが設けられている。配線１１Ａ〜１１Ｄは、半導体チップＣｐ１１の第１層目、配線１２Ａ〜１２Ｂは、半導体チップＣｐ１１の第２層目に形成することができる。
配線０１Ａは貫通電極ＶＡ１０に接続され、配線０１Ｂは貫通電極ＶＢ１０に接続され、配線０１Ｃは貫通電極ＶＣ１０に接続され、配線０１Ｄは貫通電極ＶＤ１０に接続されている。配線０１Ａは配線０２Ｂに接続され、配線０１Ｂは配線０２Ｃに接続され、配線０１Ｃは配線０２Ｄに接続され、配線０１Ｄは配線０２Ａに接続されている。配線０２Ａは貫通電極ＶＡ１０上に配置し、配線０２Ｂは貫通電極ＶＢ１０上に配置し、配線０２Ｃは貫通電極ＶＣ１０上に配置し、配線０２Ｄは貫通電極ＶＤ１０上に配置することができる。
配線１１Ａは貫通電極ＶＡ１１に接続され、配線１１Ｂは貫通電極ＶＢ１１に接続され、配線１１Ｃは貫通電極ＶＣ１１に接続され、配線１１Ｄは貫通電極ＶＤ１１に接続されている。配線１１Ａは配線１２Ｂに接続され、配線１１Ｂは配線１２Ｃに接続され、配線１１Ｃは配線１２Ｄに接続され、配線１１Ｄは配線１２Ａに接続されている。配線１２Ａは貫通電極ＶＡ１１上に配置し、配線１２Ｂは貫通電極ＶＢ１１上に配置し、配線１２Ｃは貫通電極ＶＣ１１上に配置し、配線１２Ｄは貫通電極ＶＤ１１上に配置することができる。
配線１２Ａは、半田ボール５２Ａを介して貫通電極ＶＡ１０に接続され、配線１２Ｂは、半田ボール５２Ｂを介して貫通電極ＶＢ１０に接続され、配線１２Ｃは、半田ボール５２Ｃを介して貫通電極ＶＣ１０に接続され、配線１２Ｄは、半田ボール５２Ｄを介して貫通電極ＶＤ１０に接続されている。配線０１Ａ〜０１Ｄは、半田ボール５１Ａ〜５１Ｄをそれぞれ介してコントローラチップＣｅ２に接続されている。
ここで、２層配線を用いることにより、貫通電極ＶＡ１０〜ＶＤ１０、ＶＡ１１〜ＶＤ１１の位置を変更することなく、貫通電極ＶＡ１０を貫通電極ＶＤ１１に接続し、貫通電極ＶＢ１０を貫通電極ＶＡ１１に接続し、貫通電極ＶＣ１０を貫通電極ＶＢ１１に接続し、貫通電極ＶＤ１０を貫通電極ＶＣ１１に接続することができる。
また、コントローラ２´にはチャンネル制御部２Ａ´が設けられ、チャンネル制御部２Ａ´にはＭＯＳトランジスタＴ１１〜Ｔ１７が設けられている。ＭＯＳトランジスタＴ１０、Ｔ１１のドレインは半田ボール５１Ｃに接続され、ＭＯＳトランジスタＴ１２、Ｔ１３のドレインは半田ボール５１Ｂに接続され、ＭＯＳトランジスタＴ１４のドレインは半田ボール５１Ａに接続され、ＭＯＳトランジスタＴ１５〜Ｔ１６のドレインは半田ボール５１Ｄに接続されている。ＭＯＳトランジスタＴ１１、Ｔ１３、Ｔ１４、Ｔ１７のソースには信号ＳＨ０を入力し、ＭＯＳトランジスタＴ１２のソースは信号ＳＨ１を入力し、ＭＯＳトランジスタＴ１０、Ｔ１６のソースは信号ＳＨ２を入力し、ＭＯＳトランジスタＴ１５のソースは信号ＳＨ３を入力することができる。ＭＯＳトランジスタＴ１０〜Ｔ１７のゲートには、制御信号Φ０〜Φ７がそれぞれ入力される。
そして、コントローラ２´は、ＮＡＮＤメモリ３を４チャンネル動作させる場合、制御信号Φ０、Φ２、Φ４、Φ５をハイ、制御信号Φ１、Φ３、Φ６、Φ７をロウに設定することができる。これにより、コントローラ２´は、信号ＳＨ０を半導体チップＣｐ１３、Ｃｐ１７に供給し、信号ＳＨ１を半導体チップＣｐ１２、Ｃｐ１６に供給し、信号ＳＨ２を半導体チップＣｐ１１、Ｃｐ１５に供給し、信号ＳＨ３を半導体チップＣｐ１０、Ｃｐ１４に供給することができ、ＮＡＮＤメモリ３を４チャンネル動作させることができる。
コントローラ２´は、ＮＡＮＤメモリ３を３チャンネル動作させる場合、例えば、制御信号Φ０、Φ２、Φ４、Φ７をハイ、制御信号Φ１、Φ３、Φ５、Φ６をロウに設定することができる。これにより、コントローラ２´は、信号ＳＨ０を半導体チップＣｐ１３、Ｃｐ１７に供給し、信号ＳＨ１を半導体チップＣｐ１２、Ｃｐ１６に供給し、信号ＳＨ２を半導体チップＣｐ１１、Ｃｐ１５に供給し、信号ＳＨ３を半導体チップＣｐ１０、Ｃｐ１４に供給することができ、ＮＡＮＤメモリ３を３チャンネル動作させることができる。
コントローラ２´は、ＮＡＮＤメモリ３を２チャンネル動作させる場合、例えば、制御信号Φ０、Φ３、Φ４、Φ６をハイ、制御信号Φ１、Φ２、Φ５、Φ７をロウに設定することができる。これにより、コントローラ２´は、信号ＳＨ０を半導体チップＣｐ１２、Ｃｐ１３、Ｃｐ１６、Ｃｐ１７に供給し、信号ＳＨ２を半導体チップＣｐ１０、Ｃｐ１１、Ｃｐ１４、Ｃｐ１５に供給することができ、ＮＡＮＤメモリ３を２チャンネル動作させることができる。
コントローラ２´は、ＮＡＮＤメモリ３を１チャンネル動作させる場合、制御信号Φ１、Φ３、Φ４、Φ７をハイ、制御信号Φ０、Φ２、Φ５、Φ６をロウに設定することができる。これにより、コントローラ２´は、信号ＳＨ０を半導体チップＣｐ１０〜Ｃｐ１８に供給することができ、ＮＡＮＤメモリ３を１チャンネル動作させることができる。
図９は、図８の４チャンネル分の信号に対するチップイネーブル信号の割り当て例を示す図である。
図９において、コントローラ２´は、Ｎチャンネル分の信号に対してチップイネーブル信号の割り当て数を制御することができる。例えば、１チャンネル動作の場合、４チャンネル分の信号ＳＨ０〜ＳＨ３に共通のチップイネーブル信号ＣＥ０を割り当てることができる。これにより、チップ切替に伴うチップイネーブル信号の切替回数を低減することができ、制御を簡易化することができる。あるいは、１チャンネル動作の場合、４チャンネル分の信号ＳＨ０〜ＳＨ３に別個のチップイネーブル信号ＣＥ０〜ＣＥ３を割り当てるようにしてもよい。これにより、非選択チップを非活性化することができ、消費電力を低減することができる。
図１０（ａ）は、図８の４チャンネル分の貫通電極の接続配線例を示す平面図、図１０（ｂ）〜図１０（ｅ）は、図１０（ａ）の接続配線を配線層ごとに分解して示す平面図である。なお、図１０（ａ）〜図１０（ｅ）では、図８の半導体チップＣｐ１１における接続配線例を示した。
図１０（ａ）において、貫通電極ＶＡ１０〜ＶＤ１０、ＶＡ１１〜ＶＤ１１は正方配置されているものとする。配線１１Ａ〜１１Ｄは、貫通電極ＶＡ１１〜ＶＤ１１上にそれぞれ配置される。配線１１Ａ〜１１Ｄには、配線１１Ｄ、１１Ａ〜１１Ｃの方向に引き出し部ＬＡ〜ＬＤがそれぞれ付加されている。配線１２Ａ〜１２Ｄは、配線１１Ｄ、１１Ａ〜１１Ｃ上にそれぞれ配置される。配線１２Ａ〜１２Ｄには、配線１２Ｂ〜１２Ｄ、１２Ａの方向に引き出し部ＭＡ〜ＭＤがそれぞれ付加されている。配線１２Ａ〜１２Ｄ上には、半田ボール５２Ａ〜５２Ｄがそれぞれ配置される。そして、引き出し部ＬＡ〜ＬＤは、プラグ電極ＰＡ〜ＰＤをそれぞれ介して引き出し部ＭＡ〜ＭＤにそれぞれ接続される。
これにより、レイアウト面積の増大を抑制しつつ、貫通電極ＶＡ１０を貫通電極ＶＤ１１に接続し、貫通電極ＶＢ１０を貫通電極ＶＡ１１に接続し、貫通電極ＶＣ１０を貫通電極ＶＢ１１に接続し、貫通電極ＶＤ１０を貫通電極ＶＣ１１に接続することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (19)

  1. 順次積層されたＭ（Ｍは２以上の整数）個の半導体チップと、
    前記半導体チップに埋め込まれ、前記半導体チップを積層方向に電気的に接続するＮ（Ｎは２以上の整数）チャンネル分の貫通電極と、
    前記半導体チップを制御するコントローラと、
    を備え、
    前記半導体チップの１または複数の上下層間で前記貫通電極の接続先が入れ替わっており、
    前記コントローラは、前記Ｍ個の半導体チップで実現されるチャンネル数を制御するチャンネル制御部を備える
    半導体装置。
  2. 前記Ｍ個の半導体チップは、２個の第１の半導体チップおよび１個の第２の半導体チップを含み、
    １の前記第１の半導体チップは、前記第２の半導体チップ上に積層され、
    前記第２の半導体チップは、他の前記第１の半導体チップ上に積層され、
    前記Ｎチャンネル分の貫通電極は、第１および第２の貫通電極を含み、
    他の前記第１の半導体チップに設けられた第１の貫通電極は、前記第２の半導体チップに設けられた第２の貫通電極と接続され、
    他の前記第１の半導体チップに設けられた第２の貫通電極は、前記第２の半導体チップに設けられた第１の貫通電極と接続され、
    前記第２の半導体チップに設けられた第１の貫通電極は、１の前記第１の半導体チップに設けられた第２の貫通電極と接続され、
    前記第２の半導体チップに設けられた第２の貫通電極は、１の前記第１の半導体チップに設けられた第１の貫通電極と接続される
    請求項１に記載の半導体装置。
  3. 前記半導体チップごとに設けられ、前記半導体チップの上下層間で前記貫通電極の接続先を入れ替える配線層を備える
    請求項１に記載の半導体装置。
  4. 前記半導体チップは、前記Ｎチャンネル分の信号のうち１チャンネル分の信号のみを前記貫通電極を介して内部とやり取り可能なインターフェース部を備える
    請求項２に記載の半導体装置。
  5. 各半導体チップにおいて、１チャンネル分の信号がやり取りされる貫通電極が、前記Ｎチャンネル分の貫通電極のうちのいずれか１個に固定されている
    請求項４に記載の半導体装置。
  6. 前記インターフェース部は、内部イネーブル信号に基づいて前記１チャンネル分の信号を内部に取り込むＡＮＤ回路を備える
    請求項４に記載の半導体装置。
  7. 前記半導体チップは、チップアドレスとチップ識別情報に基づいて前記内部イネーブル信号を生成するロジック回路を備える
    請求項６に記載の半導体装置。
  8. 前記チャンネル制御部は、前記Ｎチャンネル分の貫通電極うちの２以上の貫通電極に同一信号を入力することで前記チャンネル数を制御する
    請求項１に記載の半導体装置。
  9. 前記チャンネル制御部は、前記Ｍ個の半導体チップをＫ（ＫはＭ以下の正の整数）チャンネル動作させる場合、前記ＮチャンネルをＫ個のグループに振り分け、同一のグループには同一の信号を入力し、異なるグループには別個の信号を入力する
    請求項８に記載の半導体装置。
  10. 前記コントローラは、前記Ｎチャンネル分の信号に対してチップイネーブル信号の割り当て数を制御する
    請求項１に記載の半導体装置。
  11. 前記コントローラは、最上層の半導体チップ上または最下層の半導体チップ下に配置されている
    請求項１に記載の半導体装置。
  12. 前記半導体チップはＮＡＮＤメモリである
    請求項１に記載の半導体装置。
  13. 前記Ｍ個の半導体チップは、第１半導体チップと第２半導体チップとを含み、
    前記Ｎチャンネル分の貫通電極は、前記第１半導体チップに対応した第１貫通電極及び第２貫通電極と前記第２半導体チップに対応した第３貫通電極及び第４貫通電極とを含み、
    前記第３貫通電極は前記第１貫通電極上に配置され、前記第４貫通電極は前記第２貫通電極上に配置され、
    前記第１貫通電極および前記第４貫通電極には第１チャンネルが割り当てられ、
    前記第２貫通電極および前記第３貫通電極には第２チャンネルが割り当てられる
    請求項１に記載の半導体装置。
  14. 前記第１半導体チップは、第１チャンネルの信号のみを前記第１貫通電極を介して内部とやり取り可能な第１インターフェース部を備え、
    前記第２半導体チップは、第２チャンネルの信号のみを前記第３貫通電極を介して内部とやり取り可能な第２インターフェース部を備える
    請求項１３に記載の半導体装置。
  15. 順次積層されたＭ（Ｍは２以上の整数）個の半導体チップと、
    前記半導体チップに埋め込まれ、前記半導体チップを積層方向に電気的に接続するＮ（Ｎは２以上の整数）チャンネル分の貫通電極と、
    前記半導体チップを制御するコントローラと、
    を備え、
    前記半導体チップの１または複数の上下層間で前記貫通電極の接続先が入れ替わっており、
    前記Ｍ個の半導体チップは、第１半導体チップと第２半導体チップとを含み、
    前記Ｎチャンネル分の貫通電極は、前記第１半導体チップに対応した第１貫通電極及び第２貫通電極と前記第２半導体チップに対応した第３貫通電極及び第４貫通電極とを含み、
    前記第３貫通電極は前記第１貫通電極上に配置され、前記第４貫通電極は前記第２貫通電極上に配置され、
    前記第１貫通電極および前記第４貫通電極には第１チャンネルが割り当てられ、
    前記第２貫通電極および前記第３貫通電極には第２チャンネルが割り当てられ、
    前記第１半導体チップは、第１チャンネルの信号のみを前記第１貫通電極を介して内部とやり取り可能な第１インターフェース部を備え、
    前記第２半導体チップは、第２チャンネルの信号のみを前記第３貫通電極を介して内部とやり取り可能な第２インターフェース部を備え、
    前記コントローラは、
    前記第１半導体チップおよび前記第２半導体チップを２チャンネル動作させる場合には、前記第１チャンネルおよび前記第２チャンネルに別個の信号を入力し、
    前記第１半導体チップおよび前記第２半導体チップを１チャンネル動作させる場合には、前記第１チャンネルおよび前記第２チャンネルに共通の信号を入力する
    半導体装置。
  16. 前記Ｍ個の半導体チップは、第１半導体チップと第２半導体チップとを含み、
    前記Ｎチャンネル分の貫通電極は、前記第１半導体チップに対応した第１貫通電極、第２貫通電極、第３貫通電極、及び第４貫通電極と、前記第２半導体チップに対応した第５貫通電極、第６貫通電極、第７貫通電極、及び第８貫通電極とを含み、
    前記第５貫通電極は前記第１貫通電極上に配置され、前記第６貫通電極は前記第２貫通電極上に配置され、前記第７貫通電極は前記第３貫通電極上に配置され、前記第８貫通電極は前記第４貫通電極上に配置され、
    前記第１貫通電極および前記第６貫通電極には第１チャンネルが割り当てられ、
    前記第２貫通電極および前記第７貫通電極には第２チャンネルが割り当てられ、
    前記第３貫通電極および前記第８貫通電極には第３チャンネルが割り当てられ、
    前記第４貫通電極および前記第５貫通電極には第４チャンネルが割り当てられる
    請求項１に記載の半導体装置。
  17. 前記第１半導体チップは、第１チャンネルの信号のみを前記第１貫通電極を介して内部とやり取り可能な第１インターフェース部を備え、
    前記第２半導体チップは、第２チャンネルの信号のみを前記第５貫通電極を介して内部とやり取り可能な第２インターフェース部を備える
    請求項１６に記載の半導体装置。
  18. 前記第１貫通電極と前記第２貫通電極と前記第３貫通電極と前記第４貫通電極は正方配置され、
    前記第５貫通電極と前記第６貫通電極と前記第７貫通電極と前記第８貫通電極は正方配置されている
    請求項１６に記載の半導体装置。
  19. 順次積層されたＭ（Ｍは２以上の整数）個の半導体チップと、
    前記半導体チップに埋め込まれ、前記半導体チップを積層方向に電気的に接続するＮ（Ｎは２以上の整数）チャンネル分の貫通電極と、
    前記半導体チップを制御するコントローラと、
    を備え、
    前記半導体チップの１または複数の上下層間で前記貫通電極の接続先が入れ替わっており、
    前記Ｍ個の半導体チップは、第１半導体チップと第２半導体チップとを含み、
    前記Ｎチャンネル分の貫通電極は、前記第１半導体チップに対応した第１貫通電極、第２貫通電極、第３貫通電極、及び第４貫通電極と、前記第２半導体チップに対応した第５貫通電極、第６貫通電極、第７貫通電極、及び第８貫通電極とを含み、
    前記第５貫通電極は前記第１貫通電極上に配置され、前記第６貫通電極は前記第２貫通電極上に配置され、前記第７貫通電極は前記第３貫通電極上に配置され、前記第８貫通電極は前記第４貫通電極上に配置され、
    前記第１貫通電極および前記第６貫通電極には第１チャンネルが割り当てられ、
    前記第２貫通電極および前記第７貫通電極には第２チャンネルが割り当てられ、
    前記第３貫通電極および前記第８貫通電極には第３チャンネルが割り当てられ、
    前記第４貫通電極および前記第５貫通電極には第４チャンネルが割り当てられ、
    前記コントローラは、
    前記第１半導体チップおよび前記第２半導体チップを４チャンネル動作させる場合には、前記第１チャンネル、前記第２チャンネル、前記第３チャンネルおよび前記第４チャンネルに別個の信号を入力し、
    前記第１半導体チップおよび前記第２半導体チップを１チャンネル動作させる場合には、前記第１チャンネル、前記第２チャンネル、前記第３チャンネルおよび前記第４チャンネルに共通の信号を入力する
    半導体装置。
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