KR20130123726A

KR20130123726A - 반도체 장치 및 그의 구동 방법

Info

Publication number: KR20130123726A
Application number: KR1020120047066A
Authority: KR
Inventors: 김태균
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-05-03
Filing date: 2012-05-03
Publication date: 2013-11-13
Also published as: KR101995950B1; US20130294133A1; CN103383858A; US8942021B2; CN103383858B

Abstract

데이터가 전송될 때 동일한 경로특성을 가지는 반도체 장치 및 그의 구동 방법에 관한 것으로, 본 발명은 데이터를 입출력하기 위한 입출력회로; 입출력회로로부터 전달된 데이터를 저장하고 저장된 데이터를 입출력회로에게 제공하는 복수의 뱅크; 입출력회로와 복수의 뱅크 사이에서 데이터가 전송될 때 복수의 경로 제어신호에 응답하여 우회 경로 또는 직행 경로를 제공하는 경로 제공부; 및 복수의 뱅크 선택신호와 복수의 컬럼 제어신호에 응답하여 복수의 경로 제어신호를 생성하는 경로 제어신호 생성부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동 방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그의 구동 방법에 관한 것이다.

일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 장치는 복수의 뱅크를 포함하며, 복수의 뱅크는 글로벌 입출력 라인(Global I/O line)을 통해 데이터를 송수신한다.

도 1에는 종래기술의 일예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.

도 1을 참조하면, 반도체 장치(10)는 상부 영역에 소정 간격으로 나란히 배치되는 제1 내지 제4 뱅크(11A ~ 11D)와, 하부 영역에 제1 내지 제4 뱅크(11A ~ 11D)와 대향 배치되는 제5 내지 제8 뱅크(11E ~ 11H)와, 제1 내지 제8 뱅크(11A ~ 11H)와 외부 장치 사이에서 데이터를 송수신하기 위한 입출력회로(13)와, 제1 내지 제8 뱅크(11A ~ 11H)와 입출력회로(13)를 전기적으로 접속하기 위한 글로벌 입출력 라인(GIO)을 포함한다.

상기와 같은 구성을 가지는 반도체 장치(10)는 입출력회로(13)로부터 제1 내지 제8 뱅크(11A ~ 11H)까지의 거리, 즉 글로벌 입출력 라인(GIO)의 길이가 서로 다르게 반영되므로, 서로 다른 라인 로딩에 따른 데이터 스큐(skew)가 발생한다. 예컨대, 도 1에 도시된 바와 같이, 입출력회로(13)와 제1 뱅크(11A) 사이의 거리(경로A)와 입출력회로(13)와 제2 뱅크(11B) 사이의 거리(경로B)가 다르므로, 경로특성에 따라 데이터 스큐가 발생하는 문제점이 있다.

도 2에는 종래기술의 다른 예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.

도 2를 참조하면, 반도체 장치(20)는 상부 영역에 소정 간격으로 나란히 배치되는 제1 내지 제4 뱅크(21A ~ 21D)와, 하부 영역에 제1 내지 제4 뱅크(21A ~ 21D)와 대향 배치되는 제5 내지 제8 뱅크(21E ~ 21H)와, 제1 내지 제8 뱅크(21A ~ 21H)와 외부 장치 사이에서 데이터를 송수신하기 위한 입출력회로(23)와, 제1 내지 제8 뱅크(21A ~ 21H) 중 좌측에 배치된 뱅크들(21A, 21B, 21E, 21F)과 입출력회로(23)를 전기적으로 접속하기 위한 제1 글로벌 입출력 라인(GIO1)과, 제1 내지 제8 뱅크(21A ~ 21H) 중 우측에 배치된 뱅크들(21C, 21D, 21G, 21H)과 입출력회로(23)를 전기적으로 접속하기 위한 제2 글로벌 입출력 라인(GIO2)을 포함한다.

상기와 같은 구성을 가지는 반도체 장치(20)는 도 1에 도시된 반도체 장치(10)에 비하여 분리된 글로벌 입출력 라인(GIO1, GIO2)에 의하여 데이터 스큐가 어느 정도 개선되긴 하나, 예정된 경로, 예컨대 "경로A"와 "경로B" 사이에는 여전히 경로특성에 따른 데이터 스큐가 발생함을 알 수 있다.

한편, 상기와 같은 반도체 장치(10, 20)의 문제점을 해결하기 위하여 다양한 기술이 이미 개시되었다. 예컨대, 공개특허공보 제1999-0013926호(이하 "선행기술1"이라 칭함)에는 복수의 데이터 경로를 이용하여 신호 지연 시간을 동일하게 가져가기 위한 기술이 개시되어 있고, 등록특허공보 제10-0780633호(이하 "선행기술2"라 칭함)에는 복수의 지연회로를 이용하여 거리에 따른 스큐를 감소시키기 위한 기술이 개시되어 있다. 그러나, 선행기술1은 복수의 데이터 경로를 구비하고 선행기술2는 복수의 지연회로를 구비함에 따라 면적 측면에서 불리한 문제점이 있다.

본 발명은 내부회로의 배치 위치에 상관없이 모두 동일한 라인 로딩을 가지면서도 면적이 최소화된 반도체 장치 및 그의 구동 방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 예정된 신호를 입출력하기 위한 입출력회로; 입출력회로와 예정된 신호를 주고 받는 복수의 내부회로; 및 입출력회로와 복수의 내부회로 사이에서 예정된 신호가 전송될 때 적어도 하나 이상의 경로 제어신호에 응답하여 우회 경로 또는 직행 경로를 제공하기 위한 경로 제공부를 포함한다. 여기서, 우회 경로는 회귀 경로를 포함한다.

본 발명의 다른 측면에 따르면, 본 발명은 데이터를 입출력하기 위한 입출력회로; 입출력회로로부터 전달된 데이터를 저장하고 저장된 데이터를 입출력회로에게 제공하는 복수의 뱅크; 입출력회로와 복수의 뱅크 사이에서 데이터가 전송될 때 복수의 경로 제어신호에 응답하여 우회 경로 또는 직행 경로를 제공하는 경로 제공부; 및 복수의 뱅크 선택신호와 복수의 컬럼 제어신호에 응답하여 복수의 경로 제어신호를 생성하는 경로 제어신호 생성부를 포함한다. 여기서, 우회 경로는 회귀 경로를 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 입출력회로를 통해 라이트 데이터가 입력되는 단계; 라이트 데이터가 입출력회로로부터 가장 멀리 배치된 제1 뱅크로 전송되는 경우에는 경로 제공부가 직행 경로를 통해서만 라이트 데이터를 전송하고, 라이트 데이터가 상기 제1 뱅크를 제외한 제2 뱅크로 전송되는 경우에는 경로 제공부가 회귀 경로 및 직행 경로를 통해서 라이트 데이터를 전송하는 단계; 및 라이트 데이터가 대응하는 뱅크에 라이트되는 단계를 포함한다.

데이터를 전송할 때 내부회로의 배치 위치에 따라 직행 경로 또는 회귀 경로를 제공함으로써, 내부회로의 배치 위치에 상관없이 경로특성이 동일하게 반영된다. 따라서, 데이터 스큐가 최소화되고, 종래에 비하여 추가되는 경로 및 회로가 최소화되므로 면적 측면에서도 유리한 효과가 있다.

도 1은 종래기술에 따른 반도체 장치의 일예를 보인 블록 구성도이다.
도 2는 종래기술에 따른 반도체 장치의 다른 예를 보인 블록 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 4는 도 3에 도시된 경로 제어신호 생성부의 내부 구성도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 구동 방법을 설명하기 위한 타이밍도이다.
도 6은 도 5a 및 도 5b에 따른 데이터 경로의 일예를 보인 도면이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명의 실시예에서는 반도체 메모리 장치를 예로 들어 설명하며, 반도체 메모리 장치에 8개의 뱅크가 구비되는 것을 예로 들어 설명한다. 또한, 본 발명의 실시예에서는 라이트 동작에 따라 데이터가 뱅크로 전송되는 것을 예로 들어 설명한다.

도 3에는 본 발명의 실시예에 따른 반도체 메모리 장치가 도시되어 있다.

도 3을 참조하면, 반도체 메모리 장치(100)는 데이터(DATA)를 입출력하기 위한 입출력회로(110)와, 입출력회로(110)로부터 전달된 데이터를 저장하고 저장된 데이터를 입출력회로(110)에게 제공하기 위한 제1 내지 제8 뱅크(120A ~ 120H)와, 입출력회로(100)와 제1 내지 제8 뱅크(120A ~ 120H) 사이에서 데이터가 전송될 때 제1 내지 제6 경로 제어신호(B<0:5>)에 응답하여 우회 경로 또는 직행 경로를 제공하기 위한 경로 제공부(130)와, 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제1 및 제2 라이트 제어신호(pre_en_PW, en_PW)에 응답하여 제1 내지 제6 경로 제어신호(B<0:5>)를 생성하기 위한 경로 제어신호 생성부(140)를 포함한다. 여기서, 우회 경로는 회귀 경로를 포함하며, 회귀 경로에 대한 자세한 설명은 아래에서 하기로 한다.

여기서, 입출력회로(110)는 경로 제공부(130)의 중앙, 즉 후술하는 제2 경로 선택부(133)와 제3 경로 선택부(135) 사이에 전기적으로 접속된다.

그리고, 제1 내지 제8 뱅크(120A ~ 120H)는 상부 영역에 배치되며 예정된 간격으로 이격된 제1 내지 제4 뱅크(이하 "제1 내지 제4 상부 뱅크"라 칭함)(120A ~ 120D)와, 하부 영역에 배치되며 예정된 간격으로 이격된 제5 내지 제8 뱅크(이하 "제1 내지 제4 하부 뱅크"라 칭함)(120E ~ 120H)를 포함하며, 제1 내지 제4 상부 뱅크(120A, 120B, 120C, 120D)와 제1 내지 제4 하부 뱅크(120E, 120F, 120G, 120H)는 1대1로 대향 배치된다.

또한, 경로 제공부(130)는 제1 내지 제4 상부 뱅크(120A, 120B, 120C, 120D)와 제1 내지 제4 하부 뱅크(120E, 120F, 120G, 120H) 사이에 구비되며, 제1 내지 제4 상부 뱅크(120A, 120B, 120C, 120D) 또는 제1 내지 제4 하부 뱅크(120E, 120F, 120G, 120H)와 1대1 대응되어 구비되는 제1 내지 제4 경로 선택부(131 ~ 137)를 포함한다. 다시 말해, 제1 내지 제4 경로 선택부(131, 133, 135, 137) 각각은 대응하는 제1 내지 제4 상부 뱅크(120A, 120B, 120C, 120D) 및 제1 내지 제4 하부 뱅크(120E, 120F, 120G, 120H)가 공통으로 접속된다. 예컨대, 제1 경로 선택부(131)는 제1 상부 뱅크(120A) 및 제1 하부 뱅크(120E)가 공통으로 접속되고, 제2 경로 선택부(133)는 제2 상부 뱅크(120B) 및 제2 하부 뱅크(120F)가 공통으로 접속되고, 제3 경로 선택부(135)는 제3 상부 뱅크(120C) 및 제3 하부 뱅크(120G)가 공통으로 접속되며, 제4 경로 선택부(137)는 제4 상부 뱅크(120D) 및 제4 하부 뱅크(120H)가 공통으로 접속된다. 한편, 제1 내지 제4 경로 선택부(131, 133, 135, 137) 각각은 이웃하는 경로 선택부와 하나의 전송라인을 통해 접속된다.

한편, 제1 내지 제4 경로 선택부(131 ~ 137) 중에서 양단에 배치된 제1 및 제4 경로 선택부(131, 137)는 직행 경로만을 제공하도록 설계되고, 양단에 배치된 제1 및 제4 경로 선택부(131, 137)를 제외한 나머지 제2 및 제3 경로 선택부(133, 135)는 직행 경로와 회귀 경로를 제공하도록 설계되며, 제1 내지 제4 경로 선택부(131 ~ 137)의 구체적인 구성은 다음과 같다.

제1 경로 선택부(131)는 제1 상부 뱅크(120A) 및 제1 하부 뱅크(120E)가 공통으로 접속되는 제1 접속 노드(CN0)에 전기적으로 접속되며 전원전압(VDD)과 접지전압(VSS)을 게이트 입력으로 하는 제1 스위칭부(TG0)와, 제1 접속 노드(CN0)와 제2 경로 선택부(133)를 제1 경로 제어신호(B<0>)에 응답하여 선택적으로 연결하기 위한 제2 스위칭부(TG1)와, 제1 접속 노드(CN0)에 전기적으로 접속된 제1 래치부(IV00, IV01)를 포함한다. 여기서, 제1 및 제2 스위칭부(TG1, TG2)는 전달 게이트(transmission gate)를 포함하여 구성될 수 있다. 한편, 제1 스위칭부(TG0)와 제1 래치부(IV00, IV01)는 다른 뱅크(120B, 120C, 120D, 120F, 120G, 120H)와 동일한 경로특성을 가지도록 하기 위하여 더미(dummy) 형태로 구비되며, 반드시 필요한 구성은 아니다. 이와 같이 구성되는 제1 경로 선택부(131)는 제1 상부 뱅크(120A) 또는 제1 하부 뱅크(120E)로 데이터가 전송될 때 제2 스위칭부(TG1)를 통해 제1 접속 노드(CN0)로 바로 전송되는 직행 경로만을 제공한다.

제2 경로 선택부(133)는 제2 상부 뱅크(120B) 및 제2 하부 뱅크(120F)가 공통으로 접속되는 제2 접속 노드(CN1)와 제1 경로 선택부(131)를 제1 경로 제어신호(B<0>)에 응답하여 선택적으로 연결하기 위한 제3 스위칭부(TG2)와, 제2 접속 노드(CN1)에 전기적으로 접속된 제2 래치부(IV04, IV05)와, 제2 경로 제어신호(B<1>)에 응답하여 제2 접속 노드(CN1)와 제3 접속 노드(CN2)를 선택적으로 연결하기 위한 제4 스위칭부(TG3)와, 제4 스위칭부(TG3)와 병렬로 연결되며 제3 경로 제어신호(B<2>)에 응답하여 제2 접속 노드(CN1)와 제3 접속 노드(CN2)를 선택적으로 연결하기 위한 제5 스위칭부(TG4)를 포함한다. 여기서, 제3 내지 제5 스위칭부(TG2, TG4)는 전달 게이트(transmission gate)를 포함하여 구성될 수 있다. 이와 같이 구성되는 제2 경로 선택부(133)는 제2 상부 뱅크(120B) 또는 제2 하부 뱅크(120F)로 데이터가 전송되는 경우에 제4 스위칭부(TG3) 또는 제5 스위칭부(TG4)를 통해 제2 접속 노드(CN1)와 제3 접속 노드(CN2)를 직접 연결하는 직행 경로를 제공하고, 제3 상부 뱅크(120C) 또는 제3 하부 뱅크(120G)로 데이터가 전송되는 경우에는 데이터가 제4 스위칭부(TG3) 및 제5 스위칭부(TG4)를 돌아 다시 제3 접속 노드(CN2)로 돌아가는 회귀 경로를 제공한다. 본 발명에서의 회귀 경로를 설명하면, 입출력회로(110)에서 상대적으로 인접하게 배치된 뱅크 - 예컨대, 제3 상부 뱅크(120C)임 - 로 데이터가 전송되는 경우에 비하여 상대적으로 멀리 배치된 뱅크 - 예컨대, 제4 상부 뱅크(120D)임 - 로 데이터가 전송되는 경우에 라인 로딩이 더 크게 반영되므로, 상대적으로 인접하게 배치된 뱅크로 데이터가 전송되는 경우에는 회귀 경로를 거치도록 제어함으로써, 뱅크마다 상이하게 반영되는 라인 로딩을 보상한다.

제3 경로 선택부(135)는 제3 상부 뱅크(120C) 및 제3 하부 뱅크(120G)가 공통으로 접속되는 제4 접속 노드(CN3)와 제3 접속 노드(CN2)를 제4 경로 제어신호(B<3>)에 응답하여 선택적으로 연결하기 위한 제6 스위칭부(TG5)와, 제6 스위칭부(TG5)와 병렬로 연결되며 제4 경로 제어신호(B<3>)에 응답하여 제4 접속 노드(CN3)와 제3 접속 노드(CN2)를 선택적으로 연결하기 위한 제7 스위칭부(TG6)와, 제5 경로 제어신호(B<4>)에 응답하여 제4 접속 노드(CN3)와 제4 경로 선택부(137)를 선택적으로 연결하기 위한 제8 스위칭부(TG7)와, 제4 접속 노드(CN3)에 전기적으로 접속된 제3 래치부(IV11, IV12)를 포함한다. 여기서, 제6 내지 제8 스위칭부(TG5, TG7)는 전달 게이트(transmission gate)를 포함하여 구성될 수 있다. 이와 같이 구성되는 제3 경로 선택부(135)는 제3 상부 뱅크(120C) 또는 제3 하부 뱅크(120G)로 데이터가 전송되는 경우에 제6 스위칭부(TG5) 또는 제7 스위칭부(TG6)를 통해 제3 접속 노드(CN2)와 제4 접속 노드(CN3)를 직접 연결하는 직행 경로를 제공하고, 제2 상부 뱅크(120B) 또는 제2 하부 뱅크(120F)로 데이터가 전송되는 경우에는 데이터가 제6 스위칭부(TG5) 및 제7 스위칭부(TG6)를 돌아 다시 제3 접속 노드(CN2)로 돌아가는 회귀 경로를 제공한다.

제4 경로 선택부(137)는 제4 상부 뱅크(120D) 및 제4 하부 뱅크(120H)가 공통으로 접속되는 제5 접속 노드(CN4)와 제3 경로 선택부(135)를 제6 경로 제어신호(B<5>)에 응답하여 선택적으로 연결하기 위한 제9 스위칭부(TG8)와, 제5 접속 노드(CN4)에 전기적으로 접속되며 전원전압(VDD)과 접지전압(VSS)을 게이트 입력으로 하는 제10 스위칭부(TG9)와, 제5 접속 노드(CN4)에 전기적으로 접속된 제4 래치부(IV14, IV15를 포함한다. 여기서, 제9 및 제10 스위칭부(TG8, TG9)는 전달 게이트(transmission gate)를 포함하여 구성될 수 있다. 한편, 제10 스위칭부(TG9)와 제4 래치부(IV14, IV15)는 다른 뱅크(120A, 120B, 120C, 120E, 120F, 120G)와 동일한 경로특성을 가지도록 하기 위하여 더미(dummy) 형태로 구비되며, 반드시 필요한 구성은 아니다. 이와 같이 구성되는 제4 경로 선택부(137)는 제4 상부 뱅크(120D) 또는 제4 하부 뱅크(120H)로 데이터가 전송될 때 제9 스위칭부(TG8)를 통해 제5 접속 노드(CN4)로 바로 전송되는 직행 경로만을 제공한다.

한편, 도 4에는 도 3에 도시된 경로 제어신호 생성부(140)의 내부 구성도가 도시되어 있다.

도 4를 참조하면, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)를 논리 조합하기 위한 제1 논리 조합부(142)와, 제1 논리 조합부(142)의 출력신호와 제1 및 제2 라이트 제어신호(pre_en_PW, en_PW)를 논리 조합하여 제1 내지 제6 경로 제어신호(B<0:5>)를 출력하기 위한 제2 논리 조합부(144)를 포함한다.

여기서, 제1 논리 조합부(142)는 제1 상부 뱅크(120A)를 활성화하기 위한 제1 뱅크 선택신호(en_BA<0>)와 제1 하부 뱅크(120E)를 활성화하기 위한 제2 뱅크 선택신호(en_BA<1>)를 논리 합 연산하기 위한 제1 오어 게이트(OR0)와, 제3 상부 뱅크(120C)를 활성화하기 위한 제5 뱅크 선택신호(en_BA<4>)와 제3 하부 뱅크(120G)를 활성화하기 위한 제6 뱅크 선택신호(en_BA<5>)를 논리 합 연산하기 위한 제2 오어 게이트(OR1)와, 제2 상부 뱅크(120B)를 활성화하기 위한 제3 뱅크 선택신호(en_BA<2>)와 제2 하부 뱅크(120F)를 활성화하기 위한 제4 뱅크 선택신호(en_BA<3>)를 논리 합 연산하기 위한 제3 오어 게이트(OR2)와, 제4 상부 뱅크(120D)를 활성화하기 위한 제7 뱅크 선택신호(en_BA<6>)와 제4 하부 뱅크(120H)를 활성화하기 위한 제8 뱅크 선택신호(en_BA<7>)를 논리 합 연산하기 위한 제4 오어 게이트(OR3)를 포함한다.

그리고, 제2 논리 조합부(144)는 제1 라이트 제어신호(pre_en_PW), 제1 오어 게이트(OR0)의 출력신호 및 제2 오어 게이트(OR1)의 출력신호를 논리 곱 연산하여 제2 경로 제어신호(B<1>)를 출력하기 위한 제1 앤드 게이트(AND0)와, 제1 라이트 제어신호(pre_en_PW), 제3 오어 게이트(OR2)의 출력신호 및 제4 오어 게이트(OR3)의 출력신호를 논리 곱 연산하여 제4 경로 제어신호(B<3>)를 출력하기 위한 제2 앤드 게이트(AND1)와, 제2 라이트 제어신호(en_PW)와 제1 오어 게이트(OR0)의 출력신호를 논리 곱 연산하여 제1 경로 제어신호(B<0>)를 출력하기 위한 제3 앤드 게이트(AND2)와, 제2 라이트 제어신호(en_PW), 제2 오어 게이트(OR1)의 출력신호 및 제3 오어 게이트(OR2)의 출력신호를 논리 곱 연산하여 제3 경로 제어신호(B<2>)를 출력하기 위한 제4 앤드 게이트(AND3)와, 제2 라이트 제어신호(en_PW), 제2 오어 게이트(OR1)의 출력신호 및 제3 오어 게이트(OR2)의 출력신호를 논리 곱 연산하여 제5 경로 제어신호(B<4>)를 출력하기 위한 제5 앤드 게이트(AND4)와, 제2 라이트 제어신호(en_PW)와 제4 오어 게이트(OR3)의 출력신호를 논리 곱 연산하여 제6 경로 제어신호(B<5>)를 출력하기 위한 제6 앤드 게이트(AND5)를 포함한다.

여기서, 제1 및 제2 라이트 제어신호(pre_en_PW, en_PW)는 라이트 커맨드로부터 파생된 신호이다. 예컨대, 제1 및 제2 라이트 제어신호(pre_en_PW, en_PW)는 라이트 커맨드를 순차적으로 지연시킨 신호이며, 특히 제1 라이트 제어신호(pre_en_PW)는 제2 라이트 제어신호(en_PW)보다 먼저 활성화되며, 이때 제1 및 제2 라이트 제어신호(pre_en_PW, en_PW)는 활성화 구간이 서로 겹치지 않게 생성되는 것이 좋다.

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치의 구동 방법을 도 5a 내지 도 6을 참조하여 설명한다.

도 5a에는 제1 상부 뱅크(120A) 또는 제1 하부 뱅크(120E)에 데이터가 라이트되는 경우를 설명하기 위한 타이밍도가 도시되어 있고, 도 5b에는 제2 상부 뱅크(120B) 또는 제2 하부 뱅크(120F)에 데이터가 라이트되는 경우를 설명하기 위한 타이밍도가 도시되어 있고, 도 5C는 제3 상부 뱅크(120C) 또는 제3 하부 뱅크(120G)에 데이터가 라이트되는 경우를 설명하기 위한 타이밍도가 도시되어 있으며, 도 5d에는 제4 상부 뱅크(120D) 또는 제4 하부 뱅크(120H)에 데이터가 라이트되는 경우를 설명하기 위한 타이밍도가 도시되어 있다.

먼저, 도 5a를 참조하여 설명하며, 설명의 편의를 위하여 데이터가 제1 상부 뱅크(120A)에 라이트되는 동작에 대해서만 설명하기로 한다.

제1 내지 제8 뱅크 선택신호(en_BA<0:7>) 중 제1 뱅크 선택신호(en_BA<0>)만이 활성화된 상태에서 제1 라이트 제어신호(pre_en_PW)가 활성화되면, 입출력회로(110)는 라이트될 데이터를 경로 제공부(130)로 전송한다. 이때, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제1 라이트 제어신호(pre_en_PW)를 논리 조합하여 제2 경로 제어신호(B<1>)를 예정된 구간 동안 활성화한다. 그러면, 경로 제공부(130)로 전송된 데이터는 제2 경로 선택부(133)로 전달된다. 즉, 경로 제공부(130)로 전송된 데이터는 제2 경로 제어신호(B<1>)에 응답하여 턴온된 제4 스위칭부(TG3)를 경유하여 제2 래치부(IV04, IV05)에 래치된다.

그리고, 제2 라이트 제어신호(en_PW)가 활성화되면, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제2 라이트 제어신호(en_PW)를 논리 조합하여 제1 경로 제어신호(B<0>)를 예정된 구간 동안 활성화한다. 그러면, 제2 경로 선택부(133)를 경유한 데이터는 제1 경로 선택부(131)를 거쳐 활성화된 제1 상부 뱅크(120A)로 입력된다. 이를 좀더 자세하게 설명하면, 제2 래치부(IV04, IV05)에 래치된 데이터는 제1 경로 제어신호(B<0>)에 응답하여 턴온된 제3 및 제2 스위칭부(TG2, TG1)를 경유하여 제1 상부 뱅크(120A)로 전송된다.

따라서, 입출력회로(110)를 통해 전송된 데이터가 제1 상부 뱅크(120A)로 라이트되기 위한 경로는 제3 접속 노드(CN2), 제4 스위칭부(TG3), 제2 접속 노드(CN1), 제3 스위칭부(TG2), 제2 스위칭부(TG1), 제1 접속 노드(CN0)를 차례로 경유하는 직행 경로(TX/RX → CN2 → TG3 → CN1 → TG2 → TG1 → CN0 → BANK0)만을 포함하게 된다.

다음, 도 5b를 참조하여 설명하며, 설명의 편의를 위하여 데이터가 제2 상부 뱅크(120B)에 라이트되는 동작에 대해서만 설명하기로 한다.

제1 내지 제8 뱅크 선택신호(en_BA<0:7>) 중 제3 뱅크 선택신호(en_BA<2>)만이 활성화된 상태에서 제1 라이트 제어신호(pre_en_PW)가 활성화되면, 입출력회로(110)는 라이트될 데이터를 경로 제공부(130)로 전송한다. 이때, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제1 라이트 제어신호(pre_en_PW)를 논리 조합하여 제4 경로 제어신호(B<3>)를 예정된 구간 동안 활성화한다. 그러면, 경로 제공부(130)로 전송된 데이터는 제3 경로 선택부(135)로 전달된다. 즉, 경로 제공부(130)로 전송된 데이터는 제4 경로 제어신호(B<3>)에 응답하여 턴온된 제6 스위칭부(TG5)를 경유하여 제3 래치부(IV11, IV12)에 래치된다.

그리고, 제2 라이트 제어신호(en_PW)가 활성화되면, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제2 라이트 제어신호(en_PW)를 논리 조합하여 제5 및 제3 경로 제어신호(B<4>, B<2>)를 예정된 구간 동안 활성화한다. 그러면, 제3 경로 선택부(135)에 입력된 데이터는 제3 경로 선택부(135)의 입력단(CN2)으로 회귀하여 제2 경로 선택부(133)를 거쳐 활성화된 제2 상부 뱅크(120B)로 입력된다. 이를 좀더 자세하게 설명하면, 제3 래치부(IV11, IV12)에 래치된 데이터는 제5 및 제3 경로 제어신호(B<4>, B<2>)에 응답하여 턴온된 제7 및 제5 스위칭부(TG6, TG4)를 경유하여 제2 상부 뱅크(120B)로 전송된다.

따라서, 입출력회로(110)를 통해 전송된 데이터가 제2 상부 뱅크(120B)로 라이트되기 위한 경로는 제3 접속 노드(CN2), 제6 스위칭부(TG5), 제4 접속 노드(CN3), 제7 스위칭부(TG6), 제3 접속 노드(CN2)를 차례로 경유하는 회귀 경로(TX/RX → CN2 → TG5 → CN3 → TG6 → CN2)와, 제3 접속 노드(CN2), 제5 스위칭부(TG4), 제2 접속 노드(CN1)를 차례로 경유하는 직행 경로(CN2 → TG3 → CN1 → BANK2)를 포함하게 된다.

계속해서, 도 5c를 참조하여 설명하며, 설명의 편의를 위하여 데이터가 제3 상부 뱅크(120C)에 라이트되는 동작에 대해서만 설명하기로 한다.

제1 내지 제8 뱅크 선택신호(en_BA<0:7>) 중 제5 뱅크 선택신호(en_BA<4>)만이 활성화된 상태에서 제1 라이트 제어신호(pre_en_PW)가 활성화되면, 입출력회로(110)는 라이트될 데이터를 경로 제공부(130)로 전송한다. 이때, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제1 라이트 제어신호(pre_en_PW)를 논리 조합하여 제2 경로 제어신호(B<1>)를 예정된 구간 동안 활성화한다. 그러면, 경로 제공부(130)로 전송된 데이터는 제2 경로 선택부(133)로 전달된다. 즉, 경로 제공부(130)로 전송된 데이터는 제2 경로 제어신호(B<1>)에 응답하여 턴온된 제4 스위칭부(TG3)를 경유하여 제2 래치부(IV04, IV05)에 래치된다.

그리고, 제2 라이트 제어신호(en_PW)가 활성화되면, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제2 라이트 제어신호(en_PW)를 논리 조합하여 제3 및 제5 경로 제어신호(B<2>, B<4>)를 예정된 구간 동안 활성화한다. 그러면, 제2 경로 선택부(133)에 입력된 데이터는 제2 경로 선택부(133)의 입력단(CN2)으로 회귀하여 제3 경로 선택부(135)를 거쳐 활성화된 제3 상부 뱅크(120C)로 입력된다. 이를 좀더 자세하게 설명하면, 제2 래치부(IV04, IV05)에 래치된 데이터는 제3 및 제5 경로 제어신호(B<2>, B<4>)에 응답하여 턴온된 제5 및 제7 스위칭부(TG4, TG6)를 경유하여 제3 상부 뱅크(120C)로 전송된다.

따라서, 입출력회로(110)를 통해 전송된 데이터가 제3 상부 뱅크(120C)로 라이트되기 위한 경로는 제3 접속 노드(CN2), 제4 스위칭부(TG3), 제2 접속 노드(CN1), 제5 스위칭부(TG4), 제3 접속 노드(CN2)를 차례로 경유하는 회귀 경로(TX/RX → CN2 → TG3 → CN1 → TG4 → CN2)와, 제3 접속 노드(CN2), 제7 스위칭부(TG6), 제3 접속 노드(CN2)를 차례로 경유하는 직행 경로(CN2 → TG6 → CN2 → BANK4)를 포함하게 된다.

마지막으로, 도 5d를 참조하여 설명하며, 설명의 편의를 위하여 데이터가 제4 상부 뱅크(120D)에 라이트되는 동작에 대해서만 설명하기로 한다.

제1 내지 제8 뱅크 선택신호(en_BA<0:7>) 중 제7 뱅크 선택신호(en_BA<6>)만이 활성화된 상태에서 제1 라이트 제어신호(pre_en_PW)가 활성화되면, 입출력회로(110)는 라이트될 데이터를 경로 제공부(130)로 전송한다. 이때, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제1 라이트 제어신호(pre_en_PW)를 논리 조합하여 제4 경로 제어신호(B<3>)를 예정된 구간 동안 활성화한다. 그러면, 경로 제공부(130)로 전송된 데이터는 제3 경로 선택부(135)로 전달된다. 즉, 경로 제공부(130)로 전송된 데이터는 제4 경로 제어신호(B<3>)에 응답하여 턴온된 제6 스위칭부(TG5)를 경유하여 제3 래치부(IV11, IV12)에 래치된다.

그리고, 제2 라이트 제어신호(en_PW)가 활성화되면, 경로 제어신호 생성부(140)는 제1 내지 제8 뱅크 선택신호(en_BA<0:7>)와 제2 라이트 제어신호(en_PW)를 논리 조합하여 제6 경로 제어신호(B<5>)를 예정된 구간 동안 활성화한다. 그러면, 제3 경로 선택부(135)를 경유한 데이터는 제4 경로 선택부(137)를 거쳐 활성화된 제4 상부 뱅크(120D)로 입력된다. 이를 좀더 자세하게 설명하면, 제3 래치부(IV11, IV12)에 래치된 데이터는 제6 경로 제어신호(B<5>)에 응답하여 턴온된 제8 및 제9 스위칭부(TG7, TG8)를 경유하여 제4 상부 뱅크(120D)로 전송된다.

따라서, 입출력회로(110)를 통해 전송된 데이터가 제4 상부 뱅크(120D)로 라이트되기 위한 경로는 제3 접속 노드(CN2), 제6 스위칭부(TG5), 제4 접속 노드(CN3), 제8 스위칭부(TG7), 제9 스위칭부(TG8), 제5 접속 노드(CN4)를 차례로 경유하는 직행 경로(TX/RX → CN2 → TG5 → CN3 → TG7 → TG8 → CN4 → BANK6)만을 포함하게 된다.

한편, 도 6에는 도 5a 및 도 5b에 따른 데이터 경로의 일예를 보인 도면이 도시되어 있다.

도 6을 참조하면, 입출력회로(110)로부터 제1 상부 뱅크(120A)의 데이터 경로(A)와 입출력회로(110)로부터 제2 상부 뱅크(120B)의 데이터 경로(B)는 동일한 라인 로딩이 반영되는 경로특성을 가짐을 알 수 있다. 물론, 도면에는 도시되지 않았지만 입출력회로(110)로부터 나머지 뱅크들 - 제3 및 제4 상부 뱅크(120C, 120D), 제1 내지 제4 하부 뱅크(120E ~ 120H)을 포함함 - 까지의 데이터 경로 또한 동일한 라인 로딩에 의한 경로특성이 반영되는 것은 당연하다.

이와 같은 본 발명의 실시예에 따르면, 뱅크의 배치 위치에 상관없이 경로특성이 동일하게 반영됨에 따라 데이터 스큐가 최소화되고, 종래에 비하여 추가되는 경로 및 회로가 최소화됨에 따라 면적이 최소화되는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 실시예에서는 라이트 동작을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 리드 동작에도 본 발명이 적용 가능하다. 참고적으로, 리드 동작에 적용되는 경우에는 라이트 동작과 역순으로 스위칭부가 제어될 것이다.

100 : 반도체 메모리 장치 110 : 입출력회로
120A ~ 120D : 제1 내지 제4 상부 뱅크
120E ~ 120H : 제1 내지 제4 하부 뱅크
130 : 경로 제공부 131 ~ 137 : 제1 내지 제4 경로 선택부
140 : 경로 제어신호 생성부 142 : 제1 논리 조합부
144 : 제2 논리 조합부

Claims

예정된 신호를 입출력하기 위한 입출력회로;
상기 입출력회로와 상기 예정된 신호를 주고 받는 복수의 내부회로; 및
상기 입출력회로와 상기 복수의 내부회로 사이에서 상기 예정된 신호가 전송될 때 적어도 하나 이상의 경로 제어신호에 응답하여 우회 경로 또는 직행 경로를 제공하는 경로 제공부
를 포함하는 반도체 장치.
제1항에 있어서,
상기 우회 경로는 회귀 경로를 포함하는 반도체 장치.
제1항에 있어서,
상기 복수의 내부회로 중에서 절반의 제1 내부회로는 나머지 절반의 제2 내부회로와 각각 1대1로 대향 배치되는 반도체 장치.
제3항에 있어서,
상기 경로 제공부는 상기 제1 내부회로와 상기 제2 내부회로 사이에 구비되는 반도체 장치.
제3항 또는 제4항에 있어서,
상기 경로 제공부는 상기 제1 내부회로 또는 상기 제2 내부회로와 1대1 대응되어 구비되는 복수의 경로 선택부를 포함하며,
상기 복수의 경로 선택부 각각은 대응하는 제1 내부회로 및 제2 내부회로에 접속되는 반도체 장치.
제5항에 있어서,
상기 복수의 경로 선택부 각각은 이웃하는 경로 선택부와 하나의 전송라인을 통해 접속되는 반도체 장치.
제5항에 있어서,
상기 입출력회로는 상기 복수의 경로 선택부 중에서 중앙에 배치된 두 개의 경로 선택부 사이에 전기적으로 접속되는 반도체 장치.
제5항에 있어서,
상기 복수의 경로 선택부 중에서 양단에 배치된 경로 선택부는 상기 직행 경로만을 제공하고, 상기 양단에 배치된 경로 선택부를 제외한 나머지 경로 선택부는 상기 직행 경로와 상기 회귀 경로를 제공하는 반도체 장치.
데이터를 입출력하기 위한 입출력회로;
상기 입출력회로로부터 전달된 데이터를 저장하고 저장된 데이터를 상기 입출력회로에게 제공하는 복수의 뱅크;
상기 입출력회로와 상기 복수의 뱅크 사이에서 데이터가 전송될 때 복수의 경로 제어신호에 응답하여 우회 경로 또는 직행 경로를 제공하는 경로 제공부; 및
복수의 뱅크 선택신호와 복수의 컬럼 제어신호에 응답하여 상기 복수의 경로 제어신호를 생성하는 경로 제어신호 생성부
를 포함하는 반도체 장치.
제9항에 있어서,
상기 우회 경로는 회귀 경로를 포함하는 반도체 장치.
제9항에 있어서,
상기 복수의 뱅크는 복수의 상부 뱅크와 복수의 하부 뱅크를 포함하며,
상기 복수의 상부 뱅크와 상기 복수의 하부 뱅크는 1대1로 대향 배치되는 반도체 장치.
제11항에 있어서,
상기 경로 제공부는 상기 복수의 상부 뱅크와 상기 복수의 하부 뱅크 사이에 구비되는 반도체 장치.
제11항 또는 제12항에 있어서,
상기 경로 제공부는 상기 복수의 상부 뱅크 또는 상기 복수의 하부 뱅크와 1대1 대응되어 구비되는 복수의 경로 선택부를 포함하며,
상기 복수의 경로 선택부 각각은 대응하는 상부 뱅크 및 하부 뱅크에 접속되는 반도체 장치.
제13항에 있어서,
상기 복수의 경로 선택부 각각은 이웃하는 경로 선택부와 하나의 전송라인을 통해 접속되는 반도체 장치.
제13항에 있어서,
상기 입출력회로는 상기 복수의 경로 선택부 중에서 중앙에 배치된 두 개의 경로 선택부 사이에 전기적으로 접속되는 반도체 장치.
제13항에 있어서,
상기 복수의 경로 선택부 중에서 양단에 배치된 경로 선택부는 상기 직행 경로만을 제공하고, 상기 양단에 배치된 경로 선택부를 제외한 나머지 경로 선택부는 상기 직행 경로와 상기 회귀 경로를 제공하는 반도체 장치.
제16항에 있어서,
상기 양단에 배치된 경로 선택부 각각은 양단에 배치된 상부 뱅크 및 하부 뱅크가 공통으로 접속된 제1 접속 노드와 이웃하는 경로 선택부를 상기 복수의 경로 제어신호 중에서 어느 하나에 응답하여 선택적으로 연결하기 위한 제1 스위칭부를 포함하는 반도체 장치.
제17항에 있어서,
상기 양단에 배치된 경로 선택부 각각은 상기 제1 접속 노드에 전기적으로 접속된 제1 래치부를 더 포함하는 반도체 장치.
제16항에 있어서,
상기 양단에 배치된 경로 선택부를 제외한 나머지 경로 선택부 각각은,
대응하는 상부 뱅크 및 하부 뱅크가 공통으로 접속된 제2 접속 노드와 일단에 이웃하는 경로 선택부를 상기 복수의 경로 제어신호 중에서 다른 어느 하나에 응답하여 선택적으로 연결하기 위한 제2 스위칭부;
상기 제2 접속 노드에 전기적으로 접속된 제2 래치부;
상기 제2 접속 노드와 타단에 이웃하는 경로 선택부를 상기 복수의 경로 제어신호 중에서 또 다른 어느 하나에 응답하여 선택적으로 연결하기 위한 제3 스위칭부; 및
상기 제3 스위칭부와 병렬로 연결되며, 상기 제2 접속 노드와 타단에 이웃하는 경로 선택부를 상기 복수의 경로 제어신호 중에서 또 다른 어느 하나에 응답하여 선택적으로 연결하기 위한 제4 스위칭부를 포함하는 반도체 장치.
제9항에 있어서,
상기 경로 제어신호 생성부는,
상기 복수의 뱅크 선택신호를 논리 조합하기 위한 제1 논리 조합부; 및
상기 제1 논리 조합부의 출력신호와 상기 복수의 컬럼 제어신호를 논리 조합하여 상기 복수의 경로 제어신호를 출력하기 위한 제2 논리 조합부를 포함하는 반도체 장치.
제9항에 있어서,
상기 복수의 컬럼 제어신호는 컬럼 커맨드로부터 파생된 신호를 포함하는 반도체 장치.
제9항에 있어서,
상기 복수의 컬럼 제어신호는 컬럼 커맨드가 순차적으로 지연된 신호를 포함하는 반도체 장치.
입출력회로를 통해 라이트 데이터가 입력되는 단계;
상기 라이트 데이터가 상기 입출력회로로부터 가장 멀리 배치된 제1 뱅크로 전송되는 경우에는 경로 제공부가 직행 경로를 통해서만 상기 라이트 데이터를 전송하고, 상기 라이트 데이터가 상기 제1 뱅크를 제외한 제2 뱅크로 전송되는 경우에는 상기 경로 제공부가 회귀 경로 및 상기 직행 경로를 통해서 상기 라이트 데이터를 전송하는 단계; 및
상기 라이트 데이터가 대응하는 뱅크에 라이트되는 단계
를 포함하는 반도체 장치의 구동 방법.
제23항에 있어서,
상기 라이트 데이터를 전송하는 단계는 상기 경로 제공부에 포함된 복수의 스위칭부 중에서 예정된 라이트 경로에 대응하여 배치된 스위칭부들을 순차적으로 동작시키는 반도체 장치의 구동 방법.
제24항에 있어서,
임의의 뱅크로부터 리드 데이터가 출력되는 단계; 및
상기 리드 데이터가 상기 제1 뱅크로부터 출력되는 경우에는 상기 경로 제공부가 상기 직행 경로를 통해서만 상기 리드 데이터를 상기 입출력회로로 전송하고, 상기 리드 데이터가 상기 제2 뱅크로부터 출력되는 경우에는 상기 경로 제공부가 상기 회귀 경로 및 상기 직행 경로를 통해서 상기 리드 데이터를 상기 입출력회로로 전송하는 단계를 더 포함하는 반도체 장치의 구동 방법.
제25항에 있어서,
상기 리드 데이터를 상기 입출력회로로 전송하는 단계는 상기 경로 제공부에 포함된 복수의 스위칭부 중에서 예정된 리드 경로에 대응하여 배치된 스위칭부들을 순차적으로 동작시키는 반도체 장치의 구동 방법.
제26항에 있어서,
상기 예정된 리드 경로에 대응하여 배치된 스위칭부들은 상기 예정된 라이트 경로에 대응하여 배치된 스위칭부들의 동작 순서와 반대 순서로 동작하는 반도체 장치의 구동 방법.