KR20090001255A - 반도체 메모리 장치 - Google Patents

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KR20090001255A
KR20090001255A KR1020070065493A KR20070065493A KR20090001255A KR 20090001255 A KR20090001255 A KR 20090001255A KR 1020070065493 A KR1020070065493 A KR 1020070065493A KR 20070065493 A KR20070065493 A KR 20070065493A KR 20090001255 A KR20090001255 A KR 20090001255A
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김재환
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Abstract

본 발명은 글로벌 입출력 라인을 포함하는 반도체 메모리 장치에 관한 것으로서, 다수의 데이터를 동시에 처리하기 위한 다수의 서브 뱅크로 구성되는 뱅크를 포함하며, 컬럼 동작시 상기 서브 뱅크들 중 소정 시간 간격을 두고 데이터가 입출력되는 둘 이상의 서브 뱅크가 각각 인접 배치되고, 상기 인접 배치되는 로컬 뱅크들이 하나의 글로벌 입출력 라인을 공유함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 DDR3의 뱅크와 그에 연결되는 글로벌 입출력 라인의 일 예를 나타내는 도면.
도 2는 종래의 DDR3의 뱅크와 그에 연결되는 글로벌 입출력 라인의 다른 예를 나타내는 도면.
도 3은 본 발명의 반도체 메모리 장치에서 뱅크와 그에 연결되는 글로벌 입출력 라인을 나타내는 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 하나의 뱅크에 다수의 글로벌 입출력 라인이 연결되는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 사용되는 데이터 라인은 그 위치에 따라 세그먼트 입출력 라인(SIO), 로컬 입출력 라인(LIO), 및 글로벌 입출력 라인(GIO) 등으로 구분될 수 있다. 그 중 글로벌 입출력 라인은 데이터 입출력 패드와 뱅크 간의 데이터 전송을 담당하며, 모든 뱅크에 걸쳐 글로벌하게 배치된다.
예를 들어, 하나의 뱅크가 4개의 쿼터(Quarter) 뱅크로 구성되는 DDR2의 경 우 글로벌 입출력 라인은 각 쿼터 뱅크에 하나씩 연결되며, 도 1과 같이 하나의 뱅크가 8개의 옥텟(Octet) 뱅크로 구성되는 DDR3의 경우, 글로벌 입출력 라인(GIO0~GIO7)은 각 옥텟 뱅크(OBK0~OBK7)에 하나씩 연결된다.
즉, 반도체 메모리 장치가 고속 동작으로 갈수록 각 뱅크에서 한번에 처리되는 데이터가 늘어나며, 이에 대응하여 각 뱅크에 연결되는 글로벌 입출력 라인의 수도 증가한다. 이러한 글로벌 입출력 라인의 개수 증가는 반도체 메모리 칩 면적을 증가시키는 요인이 된다.
이러한 글로벌 입출력 라인의 개수에 따른 반도체 메모리 칩의 면적 증가를 방지하기 위해, 종래에는 도 2에 도시된 바와 같이, 뱅크(BK0)에서 두 옥텟 뱅크(<OBK00,OBK04>, <OBK01,OBK05>, <OBK02,OBK06>, <OBK03,OBK07>)가 쌍을 이루고, 뱅크(BK1)에서 두 옥텟 뱅크(<OBK10,OBK14>, <OBK11,OBK15>, <OBK12,OBK16>, <OBK13,OBK17>)가 쌍을 이루어서, 각각 하나의 글로벌 입출력 라인(GIO04,GIO15,GIO26,GIO37)에 연결된 구조가 제안되었다.
즉, DDR3의 컬럼 동작(리드 또는 라이트)시 데이터는 실제로 동시에 옥텟 뱅크들(예컨대, OBK00~OBK07)로 입출력되지 않고, 각 옥텟 뱅크(OBK00~OBK07) 사이에 데이터 입출력 타이밍 차이가 발생한다. 특히, 각 옥텟 뱅크(예컨대, OBK00~OBK03)와 각 옥텟 뱅크(예컨대, OBK04~OBK07) 간에는 DDR3 스팩(spec.)상 약 2 클럭의 타이밍 차이를 두고 데이터가 입출력된다.
그리고, 두 뱅크(BK0,BK1)는 동시에 액티브되지 않는다. 예를 들어, 뱅크(BK0)의 리드 또는 라이트 동작시 뱅크(BK1)는 프리차지 동작을 수행할 수 있다.
따라서, 종래에는 뱅크(BK0)에서 타이밍 차이가 발생하는 두 옥텟 뱅크(예컨대, OBK00,OBK04)와 뱅크(BK1)에서 타이밍 차이가 발생하는 두 옥텟 뱅크(예컨대, OBK10,OBK14)가 하나의 글로벌 입출력 라인(예컨대, GIO04)을 공유함으로써, 전체 글로벌 입출력 라인(GIO04,GIO15,GIO26,GIO37)의 개수가 줄어들 수 있다.
하지만, 종래에는 도 2와 같이, 각 뱅크(BK0,BK1)에서 옥텟 뱅크(OBK00~OBK07,OBK10~OBK17)가 순서대로 배치됨에 따라 네 옥텟 뱅크(예컨대, OBK00,OBK04,OBK10,OBK14)가 글로벌 입출력 라인(예컨대, GIO04)을 공유하면서 글로벌 입출력 라인(GIO04,GIO15,GIO26,GIO37)의 길이가 길어지는 문제점이 있다.
예를 들어, 네 옥텟 뱅크(OBK00,OBK04,OBK10,OBK14)에 공유되는 글로벌 입출력 라인(GIO04)은 두 뱅크(BK0,BK1) 사이에서 'L1+12*OL'만큼의 길이를 갖는다. 여기서, 'L1'은 두 뱅크(BK0,BK1) 사이의 거리를 나타내며, 'OL'은 하나의 옥텟 뱅크의 길이를 나타낸다.
즉, 글로벌 입출력 라인(GIO04)이 옥텟 뱅크(OBK00)와 옥텟 뱅크(OBK04) 간에 연결되면서 그 사이의 세 옥텟 뱅크(OBK01~OBK03)의 길이 만큼이 더 길어지는 문제점이 있다.
이러한 글로벌 입출력 라인(GIO04,GIO15,GIO26,GIO37)의 길이 증가는 데이터 입출력시 로딩(loading)을 증가시키고 커플링 노이즈(coupling noise)도 증가시키는 문제점이 있다.
본 발명의 목적은 글로벌 입출력 라인의 길이에 따른 로딩과 커플링 노이즈 를 줄임에 있다.
본 발명의 다른 목적은 글로벌 입출력 라인을 적은 수로 최대한 짧게 배치함에 따라 고집적 및 고속 구현이 가능한 반도체 메모리 장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 다수의 데이터를 동시에 처리하는 다수의 서브 뱅크로 구성되는 뱅크를 포함하며, 컬럼 동작시 상기 서브 뱅크들 중 데이터가 입출력되는 시간이 다른 둘 이상의 서브 뱅크가 각각 인접 배치되어 그룹을 이루고, 상기 그룹에 포함되는 서브 뱅크들이 하나의 글로벌 입출력 라인을 공유함을 특징으로 한다.
여기서, 상기 그룹은 둘씩 쌍을 이루어 각각 인접 배치된 서브 뱅크들을 포함하며, 상기 그룹에 포함된 각 서브 뱅크 간에는 2 클럭의 데이터 입출력 시간 차이가 발생함이 바람직하다.
그리고, 상기 뱅크는 2n(n은 1 이상의 자연수)비트 프리패치에 대응되는 개수의 서브 뱅크들로 구성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 반도체 메모리 장치는, 각각 다수의 서브 뱅크로 나누어지는 다수의 뱅크를 포함하며, 상기 다수의 서브 뱅크 중 데이터 입출력 시간이 다르고 글로벌 입출력 라인을 공유하는 서브 뱅크들이 상기 각 뱅크 내에 인접 배치됨을 특징으로 한다.
여기서, 상기 글로벌 입출력 라인을 공유하는 서브 뱅크들은 상기 각 뱅크를 기준으로 서로 동일한 위치에 배치되며, 상기 서브 뱅크들은 둘 씩 쌍을 이루어 하 나의 글로벌 입출력 라인을 각각 공유함이 바람직하다.
그리고, 상기 글로벌 입출력 라인을 공유하는 각 서브 뱅크 간에는 2 클럭의 데이터 입출력 시간 차이가 발생하며, 상기 하나의 글로벌 입출력 라인을 공유하는 서로 다른 뱅크의 각 서브 뱅크들은 상기 데이터 입출력 시간이 다름이 바람직하다.
또한, 상기 각 뱅크는 2n(n은 1 이상의 자연수)비트 프리패치에 대응되는 개수의 서브 뱅크들로 나누어짐이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 메모리 장치는, 하나의 글로벌 입출력 라인을 공유하는 제 1 서브 뱅크 그룹을 다수 포함하는 제 1 뱅크; 및 상기 글로벌 입출력 라인을 공유하는 제 2 서브 뱅크 그룹을 다수 포함하는 제 2 뱅크;를 구비하며, 상기 제 1 서브 뱅크 그룹은 상기 제 1 뱅크 내에서 서로 인접하는 제 1 서브 뱅크들로 이루어지고, 상기 제 2 서브 뱅크 그룹은 상기 제 2 뱅크 내에서 서로 인접하는 제 2 서브 뱅크들로 이루어짐을 특징으로 한다.
여기서, 상기 제 1 및 제 2 뱅크는 서로 액티브가 교차함이 바람직하다.
그리고, 상기 글로벌 입출력 라인을 공유하는 각 서브 뱅크는 데이터 입출력 시간이 다르며, 특히, 상기 글로벌 입출력 라인을 공유하는 각 서브 뱅크 간에는 2 클럭의 데이터 입출력 시간 차이가 발생함이 바람직하다.
아울러, 상기 제 1 및 제 2 뱅크는 2n(n은 1 이상의 자연수)비트 프리패치에 대응되는 개수의 제 1 및 제 2 서브 뱅크 그룹들로 각각 나누어짐이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 하나의 뱅크가 다수의 서브 뱅크로 나누어진 구조에서, 상기 각 서브 뱅크 중 소정 시간 간격을 두고 컬럼 동작을 수행하는 뱅크들이 하나의 글로벌 입출력 라인을 공유하면서 서로 인접 배치됨으로써, 글로벌 입출력 라인의 개수와 길이를 줄일 수 있다.
구체적으로, 본 발명의 반도체 메모리 장치는 다수의 뱅크를 포함하며, 각 뱅크는 다수의 서브 뱅크로 나누어진다. 여기서, 서브 뱅크의 수는 프리패치(Prefetch)에 대응될 수 있다. 예를 들어, 4비트 프리패치까지 적용 가능한 반도체 메모리 장치(예컨대, DDR2)인 경우, 각 뱅크는 4개의 서브 뱅크, 즉, 쿼터 뱅크로 나누어지며, 8비트 프리패치까지 적용 가능한 반도체 메모리 장치(예컨대, DDR3)인 경우 각 뱅크는 8개의 서브 뱅크, 즉, 옥텟 뱅크로 나누어진다.
그 중 각 뱅크가 8개의 옥텟 뱅크로 나누어지는 본 발명의 반도체 메모리 장치를 일 예로 들어 살펴보면, 다수의 뱅크 중 액티브가 교차되는 두 뱅크는 도 3과 같은 구조를 갖는다.
도 3을 참조하면, 뱅크(BK0)에는 8개의 옥텟 뱅크(OBK00~OBK07)가 두 옥텟 뱅크씩(<OBK00,OBK04>, <OBK01,OBK05>, <OBK02,OBK06>, <OBK03,OBK07>) 쌍을 이루어 순서대로 배치된다. 그리고, 뱅크(BK1)에는 8개의 옥텟 뱅크(OBK10~OBK17)가 두 옥텟 뱅크씩(<OBK10,OBK14>, <OBK11,OBK15>, <OBK12,OBK16>, <OBK13,OBK17>) 쌍을 이루어 순서대로 배치된다.
여기서, 쌍을 이루는 두 옥텟 뱅크(예컨대, OBK00,OBK04)는 소정 시간 간격을 두고 데이터가 입출력되는 서브 뱅크들로서, DDR3의 경우 스팩상 약 2 클럭의 타이밍 차이를 두고 데이터가 각각 입출력된다. 이러한 옥텟 뱅크 쌍(예컨대, OBK00,OBK04)은 각 뱅크(예컨대, BK0) 내에서 서로 인접 배치된다.
그리고, 옥텟 뱅크 쌍(OBK00,OBK04)과 옥텟 뱅크 쌍(OBK10,OBK14) 간에는 하나의 글로벌 입출력 라인(GIO04)이 연결되고, 옥텟 뱅크 쌍(OBK01,OBK05)과 옥텟 뱅크 쌍(OBK11,OBK15)간에는 하나의 글로벌 입출력 라인(GIO15)이 연결된다. 또한, 옥텟 뱅크 쌍(OBK02,OBK06)과 옥텟 뱅크 쌍(OBK12,OBK16) 간에는 하나의 글로벌 입출력 라인(GIO26)이 연결되며, 옥텟 뱅크 쌍(OBK03,OBK07)과 옥텟 뱅크 쌍(OBK13,OBK17) 간에는 하나의 글로벌 입출력 라인(GIO37)이 연결된다.
이러한 구조를 갖는 본 발명의 반도체 메모리 장치는 다수의 옥텟 뱅크가 둘씩 쌍을 이루어 각각 하나의 글로벌 입출력 라인을 공유함에 따라 글로벌 입출력 라인의 수가 줄어들 수 있으며, 그에 따라 메모리 칩의 면적이 줄어들 수 있는 효과가 있다.
즉, 다수의 옥텟 뱅크(예컨대, OBK00~OBK07) 중 동시에 데이터가 입출력되지 않고 소정 시간 간격을 두고 데이터가 입출력되는 두 옥텟 뱅크(예컨대, OBK00,OBK04)가 하나의 글로벌 입출력 라인(예컨대, GIO04)을 공유함에 따라, 옥텟 뱅크마다 글로벌 입출력 라인이 하나씩 연결되는 구조에 비해 글로벌 입출력 라인 수가 두 배 줄어들 수 있는 효과가 있다.
또한, 다수의 뱅크 중 액티브가 교차하는 두 뱅크에서 서로 대응되는 옥텟 뱅크 쌍이 하나의 글로벌 입출력 라인을 공유함에 따라 글로벌 입출력 라인의 수가 줄어들 수 있는 효과가 있다.
예를 들어, 뱅크(BK0)의 옥텟 뱅크 쌍(예컨대, OBK00,OBK04)과 뱅크(BK1)의 옥텟 뱅크 쌍(예컨대, OBK10,OBK14)은 하나의 글로벌 입출력 라인(예컨대, GIO04)을 공유함에 따라 뱅크마다 각각 글로벌 입출력 라인이 연결되는 구조에 비해 글로벌 입출력 라인의 수가 두 배 줄어들 수 있는 효과가 있다. 여기서, 뱅크(BK0)가 리드 또는 라이트될 시 뱅크(BK1)는 프리차지될 수 있다.
그리고, 본 발명의 반도체 메모리 장치는 글로벌 입출력 라인을 공유하는 옥텟 뱅크 쌍이 뱅크 내에 인접 배치됨에 따라 글로벌 입출력 라인의 길이가 줄어들 수 있는 효과가 있다.
예를 들어, 뱅크(BK0)에서 옥텟 뱅크들(OBK00,OBK04,OBK01,OBK05,OBK02, OBK06,OBK03,OBK07)이 순서대로 배치되고, 뱅크(BK1)에서 옥텟 뱅크들(OBK10,OBK14,OBK11,OBK15,OBK12,OBK16,OBK13,OBK17)이 뱅크(BK0)에 대응되는 순서로 배치된다. 여기서, 옥텟 뱅크들은 둘씩(<OBK00,OBK04>, <OBK01,OBK05>, <OBK02,OBK06>, <OBK03,OBK07>) 쌍을 이루어 인접 배치되고, 옥텟 뱅크들은 둘씩(<OBK10,OBK14>, <OBK11,OBK15>, <OBK12,OBK16>, <OBK13,OBK17>) 쌍을 이루어 인접 배치된다.
이와 같이 뱅크에서 하나의 글로벌 입출력 라인(예컨대, GIO04)을 공유하는 옥텟 뱅크 쌍(예컨대, OBK00,OBK04)을 서로 인접 배치하고, 옥텟 뱅크 쌍(OBK00,OBK04)과 연결되는 다른 뱅크(BK1)의 옥텟 뱅크 쌍(OBK10,OBK14)을 옥텟 뱅크 쌍(OBK00,OBK04)이 배치되는 위치에 대응되게 배치하면, 뱅크(BK0)와 뱅크(BK1) 사이에서 글로벌 입출력 라인(GIO04)이 'L2+9*OL'만큼의 길이를 갖는다. 여기서, 'L2'는 뱅크(BK0)와 뱅크(BK1) 사이의 간격을 나타내며, 'OL'은 하나의 옥텟 뱅크의 길이를 나타낸다. 참고로, 뱅크(BK0)와 뱅크(BK1) 사이에는 로우 디코더 또는 컬럼 디코더 등이 배치될 수 있다.
즉, 본 발명의 반도체 메모리 장치에 구비되는 글로벌 입출력 라인(예컨대, 도 3의 GIO04)은 종래의 글로벌 입출력 라인(예컨대, 도 2의 GIO04)의 길이(L1+12*OL)에 비해 3개의 옥텟 뱅크 길이(3*OL)만큼 줄어들 수 있는 효과가 있다.
이러한 길이 감소는 전체 글로벌 입출력 라인의 로딩을 감소시키고, 아울러 커플링 노이즈도 감소시키므로, 반도체 메모리 장치의 고속 동작이 가능한 효과가 있다.
본 발명은 뱅크가 8개의 서브 뱅크로 나누어진 DDR3를 그 실시 예로 들어 설명하였지만, 이에 국한되지 않고 뱅크가 n(n은 1 이상의 자연수)개의 서브 뱅크로 나누어지는 반도체 메모리 장치에 모두 적용될 수 있다.
예를 들어, 하나의 뱅크가 2n 비트 프리패치에 대응하여 2n개의 서브 뱅크로 나누어지는 반도체 메모리 장치에서, 2n개의 서브 뱅크 중 소정 시간 간격을 두고 데이터가 입출력되는 서브 뱅크들이 각각 인접 배치되어 하나의 글로벌 입출력 라인을 공유할 수 있다.
그 예로서, 하나의 뱅크가 16개의 핵사(Hexa) 뱅크로 나누어지는 반도체 메 모리 장치에서, 컬럼 동작시 타이밍 차가 존재하는 둘 이상의 핵사 뱅크가 각각 그룹을 이루어 하나의 글로벌 입출력 라인을 공유함으로써 글로벌 입출력 라인의 수가 줄어들 수 있는 효과가 있다.
그리고, 이러한 글로벌 입출력 라인을 공유하는 핵사 뱅크 그룹이 뱅크 내에서 인접 배치됨에 따라 글로벌 입출력 라인의 길이가 줄어들 수 있는 효과가 있다.
본 발명은 글로벌 입출력 라인을 공유하는 서브 뱅크를 뱅크 내에서 서로 인접 배치함에 따라 글로벌 입출력 라인의 길이를 줄일 수 있으며, 그에 따라 글로벌 입출력 라인의 로딩과 커플링 노이즈가 줄어들 수 있는 효과가 있다.
또한, 본 발명은 컬럼 동작시 타이밍 차가 존재하는 서브 뱅크들이 하나의 글로벌 입출력 라인을 공유하도록 구성하고, 상기 글로벌 입출력 라인을 공유하는 서브 뱅크들을 인접 배치함으로써, 글로벌 입출력 라인이 개수와 길이가 줄어들어 반도체 메모리 장치의 고집적 및 고속 구현이 가능한 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (15)

  1. 다수의 데이터를 동시에 처리하는 다수의 서브 뱅크로 구성되는 뱅크를 포함하며,
    컬럼 동작시 상기 서브 뱅크들 중 데이터가 입출력되는 시간이 다른 둘 이상의 서브 뱅크가 각각 인접 배치되어 그룹을 이루고, 상기 그룹에 포함되는 서브 뱅크들이 하나의 글로벌 입출력 라인을 공유함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 그룹은 둘씩 쌍을 이루어 각각 인접 배치된 서브 뱅크들을 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 그룹에 포함된 각 서브 뱅크 간에는 2 클럭의 데이터 입출력 시간 차이가 발생함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 뱅크는 2n(n은 1 이상의 자연수)비트 프리패치에 대응되는 개수의 서브 뱅크들로 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 각각 다수의 서브 뱅크로 나누어지는 다수의 뱅크를 포함하며,
    상기 다수의 서브 뱅크 중 데이터 입출력 시간이 다르고 글로벌 입출력 라인을 공유하는 서브 뱅크들이 상기 각 뱅크 내에 인접 배치됨을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 글로벌 입출력 라인을 공유하는 서브 뱅크들은 상기 각 뱅크를 기준으로 서로 동일한 위치에 배치됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 서브 뱅크들은 둘 씩 쌍을 이루어 하나의 글로벌 입출력 라인을 각각 공유함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 글로벌 입출력 라인을 공유하는 각 서브 뱅크 간에는 2 클럭의 데이터 입출력 시간 차이가 발생함을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 하나의 글로벌 입출력 라인을 공유하는 서로 다른 뱅크의 각 서브 뱅크들은 상기 데이터 입출력 시간이 다름을 특징으로 하는 반도체 메모리 장치.
  10. 제 5 항에 있어서
    상기 각 뱅크는 2n(n은 1 이상의 자연수)비트 프리패치에 대응되는 개수의 서브 뱅크들로 나누어짐을 특징으로 하는 반도체 메모리 장치.
  11. 하나의 글로벌 입출력 라인을 공유하는 제 1 서브 뱅크 그룹을 다수 포함하는 제 1 뱅크; 및
    상기 글로벌 입출력 라인을 공유하는 제 2 서브 뱅크 그룹을 다수 포함하는 제 2 뱅크;를 구비하며,
    상기 제 1 서브 뱅크 그룹은 상기 제 1 뱅크 내에서 서로 인접하는 제 1 서브 뱅크들로 이루어지고, 상기 제 2 서브 뱅크 그룹은 상기 제 2 뱅크 내에서 서로 인접하는 제 2 서브 뱅크들로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 뱅크는 서로 액티브가 교차함을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 글로벌 입출력 라인을 공유하는 각 서브 뱅크는 데이터 입출력 시간이 다름을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 글로벌 입출력 라인을 공유하는 각 서브 뱅크 간에는 2 클럭의 데이터 입출력 시간 차이가 발생함을 특징으로 하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제 1 및 제 2 뱅크는 2n(n은 1 이상의 자연수)비트 프리패치에 대응되는 개수의 제 1 및 제 2 서브 뱅크 그룹들로 각각 나누어짐을 특징으로 하는 반도체 메모리 장치.
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