JP2016001485A - 相変化メモリモジュールを備えるシステム、及び相変化メモリモジュールを管理する方法 - Google Patents

相変化メモリモジュールを備えるシステム、及び相変化メモリモジュールを管理する方法 Download PDF

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Abstract

【課題】相変化メモリ（ＰＣＭ）の「サイクリング」の発生回数を制限及び／又は低減するシステム及び方法を提供する。
【解決手段】システムは、相変化メモリ（ＰＣＭ）モジュール２００と、ＰＣＭモジュールの特定のアドレスに対応する書き込みデータをキャッシュに格納するためのキャッシュメモリと、を備える。また、相変化メモリ（ＰＣＭ）モジュールを提供するステップと、ＰＣＭモジュールのアドレスに対応する書き込みデータをキャッシュメモリに格納することによって、ＰＣＭモジュールのサイクルリミットを管理するステップと、を含む。
【選択図】図２

Description

本願明細書において開示される内容は、メモリデバイスの管理に関するものであり、特に、相変化メモリモジュールを備えるシステム、及び相変化メモリモジュールを管理する方法に関する。
メモリデバイスは、例えば、コンピュータ、携帯電話、ＰＤＡ、データロガー、ゲーム機及びナビゲーション機器のような多種の電子デバイスに使用される。かかる電子デバイスにおいては、二、三例挙げると、ＮＡＮＤ及びＮＯＲフラッシュ、ＳＲＡＭ、ＤＲＡＭ及び相変化のような、種々のタイプのメモリデバイスを用いることができる。メモリデバイスは、動作速度及びキャッシュラインサイズの増加に応じて、デュアルインラインメモリモジュール（ＤＩＭＭ）構成にパッケージ化されることができる。例えば、コンピューティングプラットフォームの主記憶装置として使用され得るこのＤＩＭＭは、ＤＩＭＭ上に並列に備え付けられた多数のＤＲＡＭメモリモジュールを具えることができる。従って、ＤＩＭＭに対する読み出し／書き込み要求は、並列のＤＲＡＭモジュールの全体に分割されることができるので、個々のＤＲＡＭモジュールが全てのキャッシュラインの要求のサブセットを与えることができる。このＤＲＡＭデバイスは、一般的に、二、三例挙げると、読み出し／書き込みタイミング、メモリページサイズ、及び／又はアドレス指定プロトコルに関連する、特定の固有のパラメータを有する。
なお、ＤＲＡＭ以外のメモリデバイスを使用した従来のＤＩＭＭの一例が、特許文献１に記載されている。
特表２００４−５３８５４０号公報
一実施形態において、メモリデバイスは、相変化メモリ（ＰＣＭ）モジュールを有するデュアルインラインメモリモジュール（ＤＩＭＭ）を具えることができる。このＰＣＭモジュールは、ＤＩＭＭ上に備え付けられ、並列に、電気的に接続されることができる。一実施形態では、このＤＩＭＭは、例えばコンピューティングシステムの主記憶装置の少なくとも一部を具えることができ、メモリコントローラと通信するためにメモリバスを有することができる。このメモリバスを経て、コンピューティングシステムは、メモリコントローラによってＤＩＭＭ上のＰＣＭモジュールにアクセスすることができる。
一実施形態において、ＤＩＭＭは、少なくとも部分的にはダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールに基づいて、電気的に動作するように構成されることができる。請求項の発明内容は制限されないが、例えば、ＤＩＭＭは、一以上のＰＣＭモジュールを受容するための、一以上のＤＲＡＭソケットを具えることができる。他の例では、一以上のＰＣＭモジュールが、ＤＲＡＭモードレジスタ及び／又は、ＤＲＡＭに適した接続を有するＤＲＡＭインタフェースを具えることができる。以下でさらに詳細に説明するように、ＰＣＭモジュールは、適切なメモリレベル及び／又はシステムレベルの処理及び／又はパラメータを用いることによって、このＤＩＭＭに組み込まれることができる。例えば、コンピューティングシステムは、ＰＣＭモジュールに対応するパラメータを保持する、基本入力／出力システム（ＢＩＯＳ）を具えることができる。このようなパラメータは、例えば、ＰＣＭモジュールのタイミング、レイテンシ及び／又はサイズの値を含む。特定の実施形態では、ＢＩＯＳは、システム起動時にＰＣＭモジュールをテストする必要はない。このようなＢＩＯＳは、ＰＣＭモジュールを動作するように構成される、低レベルのドライバを有することができる。さらに、このようなＢＩＯＳは、ＰＣＭモジュール識別（ＩＤ）を読み出して、ＰＣＭモジュール構成に応答するための、実行可能コードを有することができる。他の例では、ＰＣＭモジュールは、ＤＩＭＭが行アドレスを受信した直後に、例えばメモリコントローラによって生成される列アドレスをＤＩＭＭへ供給することを可能にする、アディティブレイテンシと関連することができる。例えば、このようなアディティブレイテンシは、ＰＣＭへの連続的な読み出しコマンドが、遅延することなく且つ出力データのタイミングギャップを引き起こすことなく、直ちに相互に続くように、ＰＣＭモジュールのタイミングスキームに導入されることができる。
一般に、書き込み又はプログラミング処理を用いて、情報をメモリデバイスに格納することができ、一方、読み出し処理を用いて、格納した情報を読み出すことができる。格納された情報はメモリデバイスの全て又は一部から消去されること、及び／又は、新たな情報がメモリデバイスの全て又は一部に対して書き込まれることができる。比較的多くのこのようなプログラムの消去及び／又はプログラムの再プログラムのサイクルは、ＰＣＭの物理的完全性（physical integrity）を劣化させ得る。例えば、ＰＣＭを組み込むＤＩＭＭに課せられる何千ものプログラムの消去サイクルは、ＤＩＭＭの信頼性を減少させ得る。このようなＰＣＭメモリを使用する場合、プログラムの消去サイクル、又はそうでなければＰＣＭメモリが被ることになるであろう「サイクリング」の発生回数を制限及び／又は低減することは有益であろう。従って、一実施形態において、ＤＩＭＭ上のＰＣＭモジュールのサイクリングを管理する技術には、書き込みデータのキャッシングを含むことができる。具体的には、ＤＲＡＭキャッシュメモリのようなメモリデバイスを用いて、ＰＣＭ ＤＩＭＭの特定のアドレスに対応する書き込みデータをキャッシュに格納することができる。このようなＤＲＡＭキャッシュメモリのメモリサイズは、少なくとも部分的には、ＰＣＭ ＤＩＭＭを具えるＰＣＭモジュールの特性に基づいて選択されることができる。例えば、このような特性は、ＰＣＭ ＤＩＭＭのサイズを含むことができる。このような特性には、例えば、ＰＣＭのサイクリング仕様、ＰＣＭ故障率、ＰＣＭ書き込み速度、ＰＣＭ ＤＩＭＭを組み込んでいるシステムの書き込み使用モデル、及び／又は、使用されるＰＣＭ書き込みウェアレベリング技術が含まれる。請求項の発明内容は限定されないが、特定の例として、このようなＤＲＡＭキャッシュメモリのサイズは、約１００ＫＢから数十メガバイトのＲＡＭまで及ぶことができる。
一実施形態では、ＰＣＭ ＤＩＭＭは、パッケージ毎に複数のメモリダイを有するパッケージに積層される、ＰＣＭモジュールを具えることができる。例えば、このようなパッケージは、パッケージ毎に、それぞれ、１個、２個、４個又は８個の入力／出力（Ｉ／Ｏ）ピンを与える、２個、４個、又は８個のダイを具えることができる。このような実装の結果、例えば、付加的なＰＣＭが、出力ドライバ上の余分なローディングを引き起こすことなく、使用されることができる。また、ＤＩＭＭにおいて使用されるＰＣＭがＤＲＡＭのバンク（パーティション）よりも少ない数のバンク（パーティション）を有する場合には、以下でさらに詳細に説明するように、バンクのアドレスビットを用いて、複数のＰＣＭデバイスにわたる複数のバンクにアクセスすることができる。
以下の図面を参照しつつ、非限定的且つ非包括的な実施形態を記載しており、特に明記しない限り、幾つかの図面にわたって、同様の参照符号は同様の部分を示す。
一実施形態に従う、メモリ構成の概略図である。 他の実施形態に従う、メモリ構成の概略図である。 一実施形態に従う、メモリ制御処理のタイミング図である。 一実施形態に従う、メモリ制御処理のフロー図である。 一実施形態に従う、コンピューティングシステム及びメモリデバイスの概略図である。
本明細書中、“一実施形態”とは、実施形態と関連して記載された特定の機能、構造又は特徴が、請求項の発明内容の少なくとも一つの実施形態に包含されることを意味する。従って、本明細書中の様々な箇所に現れる“一実施形態において”又は“一実施形態”との語句は、必ずしも、全て同一の実施形態について言及しているわけではない。さらに、特定の機能、構造又は特徴を、一以上の実施形態において組み合わせてもよい。
図１は、複数のＤＲＡＭモジュール、一実施形態によれば、図示されるように、ＤＲＡＭ１１０、ＤＲＡＭ１２０、ＤＲＡＭ１３０、を具えるＤＲＡＭ ＤＩＭＭ１００の概略図である。特定の実施形態では、ＤＲＡＭ ＤＩＭＭは、８個のＤＲＡＭモジュールを具えることができるが、任意数のＤＲＡＭモジュールを具えることもできる。請求項の発明内容はこのような例に制限されないが、例えば、エラー修正を与えるために、９個目のＤＲＡＭモジュールが存在してもよい。個々のＤＲＡＭモジュールは、最初に行アドレスを特定し、その後列アドレスを特定することによってアクセスされる、アドレス指定可能なメモリセルのマトリックスを具えることができる。ブロック矢印１５０はアドレスバスを表し、これを介して、メモリコントローラ（図示せず）は、ＤＲＡＭ ＤＩＭＭ１００へ読み出し／書き込みアドレスを提供することができる。特定の実施形態において、このようなアドレスバスは、１６ビット幅とすることができる。ブロック矢印１６０はデータバスを表しており、これを介して、ＤＲＡＭモジュールは、メモリコントローラ及び／又はコンピューティングシステム（図示せず）の他の部分への読み出しデータ（パラレルデータ）を提供し、又は、メモリコントローラ及び／又はコンピューティングシステム（図示せず）の他の部分からの書き込みデータ（パラレルデータ）を受信することができる。請求項の発明内容は限定されないが、特定の実施形態において、このようなデータバスは、並列に接続された８個の８ビットＤＲＡＭモジュールからなる、６４ビット幅とすることができる。ＤＲＡＭ ＤＩＭＭ１００上の特定の場所のアドレス指定を行うために、以下でさらに詳細に説明する起動コマンド（activate command）は、ブロック矢印１４０で表されるバス上で、例えばメモリコントローラによってＤＲＡＭモジュール１１０から１３０に提供される行アドレスを伴うものとすることができる。このような行アドレスバス１４０は、個々のＤＲＡＭモジュールと並列に接続されることができる。行アドレスが提供された後、メモリコントローラは、ブロック矢印１７０で表されるバスを介して個々のＤＲＡＭモジュールへ提供される、列アドレスを伴う読み出し／書き込みコマンドを生成することができる。当然のことながら、ＤＲＡＭ ＤＩＭＭのこのような特徴及び詳細は単なる例示であって、請求項の発明内容が限定されるわけではない。
図２は、複数のＰＣＭモジュール、一実施形態によれば、ＰＣＭ２１４、ＰＣＭ２１８、ＰＣＭ２２４及びＰＣＭ２２８、を具えるＰＣＭ ＤＩＭＭ２００の概略図である。ＰＣＭ ＤＩＭＭ２００は、少なくとも部分的にはＤＲＡＭモジュールに基づいて、電子的に動作するように構成されることができる。このような場合、一以上のＰＣＭモジュールが、少なくとも部分的には個々のＰＣＭモジュールのメモリバンクの数に基づいて、一個のＤＲＡＭモジュールの代わりに用いられることができる。従って、ＰＣＭ ＤＩＭＭ２００は、ＰＣＭ２１４及び／又はＰＣＭ２１８が一個のＤＲＡＭモジュールの代わりに用いられるメモリサイト２１０と、ＰＣＭ２２４及び／又はＰＣＭ２２８が他のＤＲＡＭモジュールの代わりに用いられるメモリサイト２２０を具えることができる。ここで、メモリサイトは、ＰＣＭ ＤＩＭＭ２００とＤＲＡＭ又はＰＣＭモジュールとの間の電子的接続が行われうる、ＰＣＭ ＤＩＭＭ２００の位置を参照する。特定の実施形態において、ＰＣＭモジュールは、ＤＲＡＭモジュールよりも多くの電子的接続を含むことができる。例えば、ＰＣＭ ＤＩＭＭ２００は、４個のバンクと３ビットバンクアドレス（最大８個のバンクをアドレス指定することができる）を有するＰＣＭモジュールを具えることができ、２個のＰＣＭデバイスは各々４個のバンクアドレスを有し、アクセスされる。従って、特定の実施形態において、ＰＣＭ ＤＩＭＭは、複数のＰＣＭデバイスにわたる複数のメモリバンクに対応するバンクアドレスビットを具えることができる。当然のことながら、このようなメモリサイトは、ここでの実施形態において図示及び記載されるＰＣＭモジュールの数より、多い数又は少ない数のＰＣＭモジュールを具えることができる。同様に、ＰＣＭ ＤＩＭＭ２００は、この実施形態において図示及び記載されるこのようなメモリサイトの数より、多い数又は少ない数のメモリサイトを具えることができる。従って、請求項の発明内容は、この詳細な説明に限定されるわけではない。
上記のＤＲＡＭモジュールと同様に、個々のＰＣＭモジュールは、最初に行アドレスを特定し、その後列アドレスを特定することによってアクセス可能な、アドレス指定可能なメモリセルのマトリックスを具えることができる。ブロック矢印２４０はアドレスバスを表し、これを介して、メモリコントローラ（図示せず）は、読み出し／書き込みアドレスをＰＣＭ ＤＩＭＭ２００へ提供することができる。特定の実施形態において、このようなアドレスバスは、例えば、１６ビット幅とすることができる。ブロック矢印２５０はデータバスを表しており、これを介して、ＰＣＭモジュールは、メモリコントローラ及び／又はコンピューティングシステム（図示せず）の他の部分への読み出しデータ（パラレルデータ）を提供し、又は、メモリコントローラ及び／又はコンピューティングシステム（図示せず）の他の部分からの書き込みデータ（パラレルデータ）を受信することができる。請求項の発明内容は限定されないが、特定の実施形態において、このようなデータパスは、各グループが並列に接続された８ビットを有する、８個のＰＣＭモジュールの並列グループからなる６４ビット幅とすることができる。ＰＣＭ ＤＩＭＭ２００上の特定の場所のアドレス指定を行うために、以下でさらに詳細に説明する起動コマンド（activate command）は、ブロック矢印２３０で表されるバス上で、例えばメモリコントローラによってＰＣＭモジュール２１４〜２２８に提供される行アドレスを伴うものとすることができる。このようなアドレスバス２３０は、個々のＰＣＭモジュールと並列に接続されることができる。行アドレスが提供された後、メモリコントローラは、バス２３０を介して個々のメモリサイト２１０〜２２０へ提供される、列アドレスを伴う読み出し／書き込みコマンドを生成することができる。この読み出し／書き込みコマンドに伴う列アドレスは、ブロック矢印２６０によって表されるバスによって、個々のＰＣＭモジュール２１４〜２２８に提供されることができる。当然のことながら、ＰＣＭ ＤＩＭＭのこのような特徴及び詳細は単なる例示であって、請求項の発明内容が限定されるものではない。
図３は、一実施形態に従うメモリ制御処理３００のタイミング図であり、図４は、一実施形態に従うメモリ制御処理４００のフロー図である。請求項の発明内容は限定されないが、以下の図示例は、メモリ制御処理３００と、同処理を含むメモリ制御処理４００に基づく。図３に示すように、クロック信号３０５は、メモリ処理のタイミングを確立することができる。ブロック４１０では、メモリコントローラは、ＰＣＭモジュール（例えば、図２に示したＰＣＭモジュール２１４）のページ又はメモリバンクを開くために、起動コマンド（activate command）３１０を発行することができる。ブロック４２０に示す通り、この起動フェーズの間、ＰＣＭモジュールは、メモリコントローラから行アドレス３１５を受信することができる。ブロック４３０及び４４０では、メモリコントローラは、読み出し命令３２０及び列アドレス３２５を発行することができるので、データが読み出されるところの一以上のメモリセルのメモリアドレス（行及び列）を提供する。特定の実施形態において、アディティブレイテンシを用いて、メモリ処理スケジューリングを改善することができる。例えば、行アドレス及び列アドレスが連続的に発行されることができ、これにより、出力データのタイミングギャップを回避する。しかしながら、このタイミングギャップは、種々のアプリケーションで望ましい場合もあり、請求項の発明内容が限定されるわけではない。例えば、図３には示されていないが、起動コマンド３１０と読み出し命令３２０との間に、一以上のクロックサイクルがあってもよい。詳細には、列アドレスストローブ（ＣＡＳ）レイテンシ及び／又はアディティブレイテンシを利用することにより、読み出し命令は、起動コマンドの後、直ちに発行されることができる。この読み出し命令は、実行される前に、所定のクロックサイクル数（従ってアディティブレイテンシ）の分だけ内部で遅延される必要はない。このようなタイミング処理は、追加のコマンドを必要とせずに行われるので、メモリ命令同士の衝突を回避することができる。
本願明細書に記載される一以上の実施形態では必要とされないが、アディティブレイテンシのための値は、ＰＣＭモジュールのモードレジスタ内に保持されることができる。従って、ブロック４５０では、ブロック４６０で他の読み出し命令３３０が発行される前に、期間ｔＣＣＤが経過する。同時に、ブロック４７０に示す通り、他の列アドレスが発行される。例えば読み出しレイテンシ及び列アドレスレイテンシ（addressing latency）のような一以上のレイテンシの後、データ３４０は読み出し命令３２０によって生じ、データ３５０は読み出し命令３３０によって生じることができる。一実施形態では、列アドレスを提供する処理及び対応するアドレスでメモリを読み出す処理を、例えば、ブロック４８０でチェックしている通り、開かれたページの最後の列に至るまで、繰返すことができる。この場合、他のページを開くために、メモリコントローラによって他の起動コマンドを発行することができる。上記のように、ＰＣＭモジュールは、少なくとも部分的にはＤＲＡＭモジュールに基づいて電子的に動作するように構成されるＤＩＭＭに、組み込まれることができる。このＰＣＭモジュールに対応するように、適切なメモリレベル及び／又はシステムレベルの処理、及び／又は、パラメータが実装されることができる。例えば、システムレベルでは、ＢＩＯＳは、ＰＣＭモジュール又は他のメモリに保持された一以上のモードレジスタからパラメータを読み出すことができる。このようなパラメータは、二、三の例を挙げると、読み出しレイテンシ、書き込みレイテンシ、ＣＡＳレイテンシ、第１のデータ時間に対する内部読み出しコマンド、内部読み出し／書き込み遅延に対する起動コマンド、及び／又は追加の遅延の値であり、ＰＣＭモジュールに対応することができる。
図５は、メモリデバイス５１０を具えるコンピューティングシステム５００の、例示的な実施形態を示す概略図である。コンピューティングデバイス５０４は、メモリデバイス５１０を管理するように構成可能なあらゆるデバイス、機器、又はマシンを表すことができる。メモリデバイス５１０は、メモリコントローラ５１５及びメモリ５２２を具えることができる。限定はされないが、例として、コンピューティングデバイス５０４は、例えばデスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス等の一以上のコンピューティングデバイス及び／又はプラットフォームと、例えば携帯情報端末、移動通信装置等の一以上のパーソナルコンピューティング又は通信装置若しくは機器と、例えばデータベース又はデータ記憶サービスプロバイダ／システムのような、コンピューティングシステム及び／又は関連サービスプロバイダケイパビリティと、及び／又はそれらの組合せと、を含むことができる。
システム５００に示される種々のデバイスの全て又は一部、及び、本明細書でさらに記載される処理及び方法は、ハードウェア、ファームウェア、ソフトウェア又はそれらの如何なる組み合わせを用いて、別の場合には含んで、実装されることができると認識されている。従って、限定はされないが例として、コンピューティングデバイス５０４は、バス５４０とホスト又はメモリコントローラ５１５とを介してメモリ５２２と動作可能に結合される、少なくとも一つの処理ユニット５２０を具えることができる。処理ユニット５２０は、データ計算手順又は処理の少なくとも一部を実行するために設定可能な、一以上の回路を表している。限定はされないが例として、処理ユニット５２０は、一以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路、デジタルシグナルプロセッサ、プログラマブルロジックデバイス、フィールドプログラマブルゲートアレイなど、又はそれらの組み合わせを含むことができる。処理ユニット５２０は、メモリコントローラ５１５と通信し、例えば、上述したメモリパーティション処理と同様に、読み出し、書き込み、及び／又は消去のようなメモリと関連する動作を処理することができる。処理ユニット５２０は、メモリコントローラ５１５と通信するように構成される、オペレーティングシステムを具えることができる。このようなオペレーティングシステムは、例えば、バス５４０を介してメモリコントローラ５１５に送信されるべきコマンドを生成することができる。このようなコマンドは、例えば、読み出し／書き込み命令を含むことができる。コンピューティングデバイス５０４は、ＰＣＭモジュールに対応するパラメータを保持する基本入力／出力システム（ＢＩＯＳ）を具えることができ、該ＰＣＭモジュールに対応するパラメータは、例えばメモリコントローラ５１５によって生成される列アドレスが、ＤＩＭＭが行アドレスを受信した直後にＤＩＭＭへ提供されることを可能にする、アディティブレイテンシと関連することができる。
メモリ５２２は、任意のデータ記憶メカニズムを表す。メモリ５２２は、例えば、一次記憶装置５２４及び／又は二次記憶装置５２６を含むことができる。特定の実施形態では、上記の通り、メモリ５２２は、ＰＣＭ ＤＩＭＭを具えることができる。具体的には、一次記憶装置５２４は、例えば、ランダムアクセスメモリ、ＲＯＭ等を含むことができる。この例では、一次記憶装置５２４は、処理ユニット５２０から分離して記載されているが、当然のことながら、一次記憶装置５２４の全体又は一部は処理ユニット５２０内に、別の場合には処理ユニット５２０と共に／結合して提供されることができると理解されたい。
一実施形態によれば、メモリ５２２の一以上の部分は、メモリ５２２の特定の状態によって表現されて、データ及び／又は情報を表す信号を格納することができる。例えば、データ及び／又は情報を表す電気信号は、データ及び／又は情報をバイナリの情報（例えば１及び０）として表現するために、メモリ５２２の一部の状態に影響を及ぼすか又は変化させることによって、このメモリ５２２の一部に「格納」されることができる。このように、特定の実施形態において、データ及び／又は情報を表す信号を格納するためのこのようなメモリの部分の状態変化は、メモリ５２２の、異なる状態又はものへの変化を構成する。
二次記憶装置５２６は、例えば、一次記憶装置と同一又は類似の種類のメモリ、及び／又は、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体メモリドライブなどのような、データ記憶デバイス又はシステムを含むことができる。特定の実施形態において、二次記憶装置５２６は、コンピュータ可読媒体５２８を動作可能に受け入れるように、別の場合にはコンピュータ可読媒体５２８と結合するように、構成可能である。コンピュータ可読媒体５２８は、例えば、アクセス可能なデータ、コード、及び／又はシステム５００の一以上のデバイスへの命令を伝達及び／又は生成する、如何なる媒体も含むことができる。
コンピューティングデバイス５０４は、例えば、入力／出力装置５３２を具えることができる。入力／出力装置５３２は、人及び／又は機械の入力を受け入れるように、別の場合には導入するように構成されうる一以上のデバイス又は機能を、及び／又は、人及び／又は機械の出力を供給するように、別の場合には提供するように構成されうる一以上のデバイス又は機能を表す。限定はされないが例として、入力／出力装置５３２は、動作可能に構成されたディスプレイ、スピーカ、キーボード、マウス、トラックボール、タッチスクリーン、データポート等を含むことができる。
ここでは例として説明及び記載したが、当然のことながら、当業者によって、請求項の発明内容の範囲を逸脱することなく種々の他の変更が加えられ、等価物が置換されることができると理解されたい。加えて、特定の状況を請求項の発明内容の教示に適合させるために、多くの変更が、本明細書で記載された主要概念から逸脱することなく実行されることができる。従って、請求項の発明内容は、記載された特定の実施形態に限定されるものではなく、この請求項の発明内容は、添付の特許請求の範囲及びこれらの等価物の範囲内の全ての実施形態も包含しうることを意図している。
１００ ＤＲＡＭ ＤＩＭＭ
１１０、１２０、１３０ ＤＲＡＭ
１４０ 行アドレスバス
１５０ アドレスバス
１６０ データバス
１７０ 列アドレスバス
２００ ＰＣＭ ＤＩＭＭ
２１０ メモリサイト
２１４、２１８ ＰＣＭ
２２０ メモリサイト
２２４、２２８ ＰＣＭ
２３０ 行アドレスバス
２４０ アドレスバス
２５０ データバス
２６０ 列アドレスバス
３００ メモリ制御処理
４００ メモリ制御処理

Claims (21)

  1. 相変化メモリ（ＰＣＭ）モジュールと、
    前記ＰＣＭモジュールの特定のアドレスに対応する書き込みデータをキャッシュに格納するためのキャッシュメモリと、
    を備えることを特徴とするシステム。
  2. 前記ＰＣＭモジュールがデュアルインラインメモリモジュール（ＤＩＭＭ）の一部を構成している請求項１記載のシステム。
  3. 前記キャッシュメモリがダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、請求項１記載のシステム。
  4. 前記ＰＣＭモジュールに対応するパラメータを有する基本入力/出力システム（ＢＩＯＳ）をさらに含む、請求項１記載のシステム。
  5. 前記ＰＣＭモジュールへ行アドレスを提供した直後に列アドレスを提供するように構成されたコントローラをさらに備える、請求項１記載のシステム。
  6. 前記システムに前記ＰＣＭモジュールを電気的に接続するためのメモリバスをさらに備える請求項１記載のシステム。
  7. 前記ＰＣＭモジュールは複数のＰＣＭモジュールを含み、前記メモリバスは、前記複数のＰＣＭモジュールを並列に結合する、請求項６記載のシステム。
  8. 前記パラメータは、前記ＰＣＭモジュールのアディティブレイテンシ又は列アドレスストローブ（ＣＡＳ）レイテンシの値を含むことを特徴とする、請求項４に記載のシステム。
  9. 前記コントローラは、タイミングギャップを引き起こすことなく複数の連続する読み出し出力データを生成するような読み出し動作中に、複数の連続した列アドレスを提供するように構成されていることを特徴とする請求項５に記載のシステム。
  10. 前記ＰＣＭモジュールは、前記システムの主記憶を備えることを特徴とする請求項２に記載のシステム。
  11. 前記ＰＣＭモジュールが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）モードレジスタ及び／又はＤＲＡＭインタフェースを備えることを特徴とする請求項１に記載のシステム。
  12. 相変化メモリ（ＰＣＭ）モジュールを提供するステップと、
    前記ＰＣＭモジュールのアドレスに対応する書き込みデータをキャッシュメモリに格納することによって、前記ＰＣＭモジュールのサイクルリミットを管理するステップと、
    を含む方法。
  13. 前記ＰＣＭモジュールが、デュアルインラインメモリモジュール（ＤＩＭＭ）の一部として提供されるステップをさらに含む、請求項１２記載の方法。
  14. 前記キャッシュメモリがダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、請求項１２記載の方法。
  15. 起動命令を前記ＰＣＭモジュールに提供するステップと、
    行アドレスを、前記ＰＣＭモジュールへ提供するステップと、
    次の行アドレスを与える前に、複数の列アドレスを、前記ＰＣＭモジュールへ提供するステップと、
    をさらに含む請求項１２記載の方法。
  16. 前記複数の列アドレスは、前記ＰＣＭモジュールへ前記行アドレスを提供した直後に提供される、請求項１５記載の方法。
  17. 前記行アドレスおよび前記複数の列アドレスは、タイミングギャップを引き起こすことなく複数の連続する読み出し出力データが生成される読み出し動作中に、提供されることを特徴とする請求項１５に記載の方法。
  18. コンピューティングプラットフォームの基本入力／出力システム（ＢＩＯＳ）内に、前記ＰＣＭモジュールに対応するパラメータを保持するステップをさらに含むことを特徴とする請求項１２に記載の方法。
  19. 前記パラメータは、前記ＰＣＭモジュールのアディティブレイテンシのための値を含むことを特徴とする請求項１８に記載の方法。
  20. 前記ＰＣＭモジュールの特性に基づいて、前記キャッシュメモリのメモリサイズを選択するステップをさらに含むことを特徴とする請求項１２に記載の方法。
  21. バンクアドレスビット用いて、前記ＰＣＭモジュールにわたる複数のメモリバンクにアクセスするステップをさらに含むことを特徴とする請求項１２に記載の方法。
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