JP2014523600A5 - - Google Patents

Claims (8)

1. メモリシステムであって、
   ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の第１及び第２のセットであって、各ＤＲＡＭが、少なくとも第１及び第２のアドレス可能モードレジスタを有し、前記第２のモードレジスタのバイナリアドレスが、前記第１のモードレジスタの反転されたバイナリアドレスである、前記ＤＲＡＭの第１及び第２のセットと、
   入力と、第１のアドレスラインを介してＤＲＡＭの前記第１のセットに結合される出力と、第２のアドレスラインを介してＤＲＡＭの前記第２のセットに結合される反転された出力とを有するシステムレジスタであって、前記システムレジスタが、アドレスビットと構成ビットとを含むモードレジスタセットコマンドを前記入力で受信するように構成され、前記モードレジスタセットコマンドを非反転で前記出力を介して前記ＤＲＡＭの第１のセットに、及び反転された形式で前記反転された出力を介して前記ＤＲＡＭの第２のセットに出力するように構成される、前記システムレジスタと、
   前記システムレジスタの前記入力に結合されるように構成されるコントローラであって、各モードレジスタセットコマンドを前記システムレジスタに送るように構成され、各モードレジスタセットコマンドの後にそのコマンドの反転されたコピーが続く、前記コントローラと、
   を含み、
   前記ＤＲＡＭが、前記第２のアドレス指定可能なモードレジスタに対する如何なるアクセスも無視するように構成される、メモリシステム。
2. 請求項１に記載のメモリシステムであって、
   前記ＤＲＡＭが、前記第２のアドレス指定可能なモードレジスタに対するアクセスを、反転された構成ビットを有する前記第１のアドレス可能モードレジスタに対するアクセスとして扱うように構成される、メモリシステム。
3. 請求項１に記載のメモリシステムであって、
   各ＤＲＡＭが、第１のアドレス可能モードレジスタと第２のアドレス指定可能なモードレジスタとの複数の対を含み、対において前記第２のモードレジスタのバイナリアドレスが前記第１のモードレジスタの反転されたバイナリアドレスである、メモリシステム。
4. 請求項３に記載のメモリシステムであって、
   前記第１又は第２のアドレス指定可能なモードレジスタの特定の１つへのアクセスが、前記ＤＲＡＭによりオペレーションが実行されない（ＮＯＰ）アクセスと考えられ、前記システムレジスタが、前記モードレジスタの前記特定の１つのアドレスを含むモードレジスタセットコマンドを前記システムレジスタのための構成情報として扱うように構成される、メモリシステム。
5. 請求項４に記載のメモリシステムであって、
   前記構成情報が、クロックイネーブル（ＣＫＥ）とソフトリセットとソフトパワーダウンとのうちの１つを含む、メモリシステム。
6. メモリシステムにおいてアドレス指定可能なモードレジスタにモードレジスタセットコマンドを伝えるための方法であって、前記メモリシステムがシステムレジスタとＤＲＡＭの第１及び第２のセットとを有し、各ＤＲＡＭが第１及び第２のアドレス可能モードレジスタの少なくとも１つの対を有し、対における前記第２のモードレジスタのバイナリアドレスが前記第１のモードレジスタの反転されたバイナリアドレスであり、前記方法が、
   前記システムレジスタによりアドレスビットと構成ビットとを含むモードレジスタセットコマンドを受け取る工程と、
   前記システムレジスタから前記モードレジスタセットコマンドを非反転で前記ＤＲＡＭの第１のセットに送る工程と、
   前記システムレジスタから前記モードレジスタセットコマンドを反転された形式で前記ＤＲＡＭの第２のセットに送る工程と、
   前記システムレジスタにより前記モードレジスタセットコマンドを反転された形式で受け取る工程と、
   前記反転されたモードレジスタセットコマンドを前記システムレジスタから前記ＤＲＡＭの第１のセットに送る工程と、
   前記反転されたモードレジスタセットコマンドを前記システムレジスタから反転された形式で前記ＤＲＡＭの第２のセットに送る工程と、
   アドレスされる前記第１のモードレジスタにおいて前記モードレジスタセットコマンドに含まれる前記構成ビットをストアする工程と、
   を含む、方法。
7. 請求項６に記載の方法であって、
   そこに含まれるアドレスが第２のモードレジスタのアドレスである場合に前記モードレジスタセットコマンドを前記ＤＲＡＭにおいて反転する工程と、
   アドレスされる前記第１のモードレジスタにおいて前記レジスタセットコマンドに含まれる、そのために反転された構成ビットをストアする工程と、
   を更に含む、方法。
8. メモリシステムにおいてシステムレジスタにレジスタ制御ワードを送るための方法であって、前記メモリシステムが前記システムレジスタとＤＲＡＭの第１及び第２のセットとを有し、各ＤＲＡＭが第１及び第２のアドレス可能モードレジスタの少なくとも１つの対を有し、対における前記第２のモードレジスタのバイナリアドレスが前記第１のモードレジスタの反転されたバイナリアドレスであり、前記方法が、
   前記システムレジスタによりアドレスビットと構成ビットとを含むモードレジスタセットコマンドを受け取る工程であって、前記アドレスビットがアドレス指定可能なモードレジスタの特定の１つを指定し、前記アドレス指定可能なモードレジスタの前記特定の１つに対するアクセスがＤＲＡＭによりＮＯＰアクセスと考えられ、前記構成ビットが前記システムレジスタのためのレジスタ制御ワードアドレスと構成データとを含む、前記受け取る工程と、
   前記システムレジスタにおいて前記モードレジスタの前記特定の１つのアドレスを検出する工程と、
   前記レジスタ制御ワードアドレスにおいて前記システムレジスタにおける構成データをストアする工程と、
   を含む、方法。