JP2010146678A5 - - Google Patents

Claims (7)

1. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルアレイ内の前記ビット線の電位変化を検出及び増幅するセンスアンプと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセル中の非選択セルのリフレッシュ動作を、前記センスアンプの非アクティブ時に、前記アクセス動作のバックグラウンドで行うリフレッシュ制御回路とを備え、
   前記リフレッシュ制御回路は、
   前記非選択セルが前記選択セルと同じプレート線に接続されている場合には、前記リフレッシュ動作を、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに行い、
   前記非選択セルが前記選択セルと異なるプレート線に接続されている場合には、前記リフレッシュ動作を、前記選択セルに接続された前記プレート線と前記ビット線とが同電位となっているとき又は同電位となっていないときに行うことを特徴とする強誘電体メモリ。
2. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルアレイ内の前記ビット線の電位変化を検出及び増幅するセンスアンプと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセル中の非選択セルのセルトランジスタを、前記センスアンプの非アクティブ時に、前記非選択セルに接続されたプレート線と前記非選択セルに接続されたビット線とが同電位となっているときに選択して、前記非選択セルのリフレッシュ動作を行うリフレッシュ制御回路とを備え、
   前記リフレッシュ制御回路は、
   前記非選択セルが前記選択セルと同じプレート線に接続されている場合には、前記リフレッシュ動作を、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに行い、
   前記非選択セルが前記選択セルと異なるプレート線に接続されている場合には、前記リフレッシュ動作を、前記選択セルに接続された前記プレート線と前記ビット線とが同電位となっているとき又は同電位となっていないときに行うことを特徴とする強誘電体メモリ。
3. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセル中の非選択セルのセルトランジスタを、前記非選択セルに接続されたプレート線と前記非選択セルに接続されたビット線とが同電位となっているときに選択して、前記非選択セルのリフレッシュ動作を行うリフレッシュ制御回路とを備え、
   前記リフレッシュ制御回路は、
   前記非選択セルが前記選択セルと同じプレート線に接続されている場合には、前記リフレッシュ動作を、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに行い、
   前記非選択セルが前記選択セルと異なるプレート線に接続されている場合には、前記リフレッシュ動作を、前記選択セルに接続された前記プレート線と前記ビット線とが同電位となっているとき又は同電位となっていないときに行うことを特徴とする強誘電体メモリ。
4. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルアレイ内の前記ビット線の電位変化を検出及び増幅するセンスアンプと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセル中の非選択セルのセルトランジスタを、前記センスアンプの非アクティブ時に、前記非選択セルに接続されたプレート線と前記非選択セルに接続されたビット線とが同電位となっているときに選択して、前記非選択セルのリフレッシュ動作を行うリフレッシュ制御回路とを備えることを特徴とする強誘電体メモリ。
5. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルアレイ内の前記ビット線の電位変化を検出及び増幅するセンスアンプと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセル中の非選択セルのリフレッシュ動作を、前記センスアンプの非アクティブ時に行うリフレッシュ制御回路とを備え、
   前記リフレッシュ制御回路は、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに、前記リフレッシュ動作を行うことを特徴とする強誘電体メモリ。
6. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセル中の非選択セルのセルトランジスタを、前記非選択セルに接続されたプレート線と前記非選択セルに接続されたビット線とが同電位となっているときに選択して、前記非選択セルのリフレッシュ動作を行うリフレッシュ制御回路とを備えることを特徴とする強誘電体メモリ。
7. 前記非選択セルのアドレスを生成するアドレス生成回路を更に備え、
   前記アドレス生成回路は、前記非選択のアドレスを、前記選択セルのアドレスとは独立に生成することを特徴とする請求項１から６のいずれか１項に記載の強誘電体メモリ。