JP2010146678A - 強誘電体メモリ - Google Patents

Abstract

【課題】強誘電体メモリにおけるリフレッシュ動作を効率化する。
【解決手段】複数のメモリセル（１２１）を有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイ（１１１）と、前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路（１１３）と、前記メモリセルの中から選択されたリフレッシュセルのリフレッシュ動作を、前記アクセス動作のバックグラウンドで行うリフレッシュ制御回路（１１３）とを備え、前記リフレッシュ制御回路（１１３）は、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに、前記リフレッシュ動作を行うことを特徴とする強誘電体メモリ。
【選択図】図１

Description

本発明は、強誘電体メモリに関し、例えば、強誘電体メモリにおけるリフレッシュ動作に使用されるものである。

強誘電体メモリは、強誘電体キャパシタをメモリセルの構成要素とする半導体メモリである。強誘電体メモリのメモリセルは一般に、１つの強誘電体キャパシタと、１つのセルトランジスタからなる。

強誘電体メモリには通常、ワード線、ビット線、プレート線等の配線が設けられる。強誘電体メモリでは、ワード線とプレート線とが１対１で対応していない場合、強誘電体キャパシタとセルトランジスタとの間のノードへの電荷の蓄積が問題となる。蓄積された電荷及びそのリークは、強誘電体メモリの信頼性低下の原因となる。

従来の強誘電体メモリでは、この問題への対応策として、ワード線をオンにして電荷を放出するリフレッシュ動作を周期的に行う。しかしながら、リフレッシュ動作を行う際には、プレート線とビット線とが同電位である必要がある。そのため、従来は、読み出し／書き込みのためのアクセスが頻繁に行われている状況下では、リフレッシュ動作を行うことができなかった。

なお、特許文献１には、選択セルから２値データを読み出すデータ読み出し動作、読み出された２値データとは論理レベルが反対のデータを前記選択セルに書き込む反対データ書き込み動作、前記読み出された２値データと同じ論理レベルのデータを前記選択セルに再び書き込む同一データ書き込み動作を一連のリフレッシュ動作として行う強誘電体メモリの例が記載されている。
特開２０００−１１６６５号公報

本発明は、強誘電体メモリにおけるリフレッシュ動作を効率化することを課題とする。

本発明の一の態様は例えば、複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、前記メモリセルの中から選択されたリフレッシュセルのリフレッシュ動作を、前記アクセス動作のバックグラウンドで行うリフレッシュ制御回路とを備え、前記リフレッシュ制御回路は、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに、前記リフレッシュ動作を行うことを特徴とする強誘電体メモリである。

本発明によれば、強誘電体メモリにおけるリフレッシュ動作を効率化することが可能になる。

本発明の実施形態を、図面に基づいて説明する。

（第１実施形態）
図１は、第１実施形態の強誘電体メモリ１０１の回路構成を表す模式図である。図１の強誘電体メモリ１０１は、メモリセルアレイ１１１と、センスアンプ１１２と、駆動回路１１３とを備える。駆動回路１１３は、本発明のアクセス制御回路及びリフレッシュ制御回路の例である。

メモリセルアレイ１１１は、複数のメモリセル１２１を有する。図１には、メモリセル１２１の例として、第１のメモリセル１２１₁と、第２のメモリセル１２１₂とが示されている。各メモリセル１２１は、図１に示すように、１つの強誘電体キャパシタ１３１と、１つのセルトランジスタ１３２とを有している。

メモリセルアレイ１１１には更に、複数本のワード線と、複数本のビット線と、複数本のプレート線とが配置されている。図１には、こうしたワード線、ビット線、プレート線の例として、第１及び第２のワード線ＷＬ₁及びＷＬ₂と、第１及び第２のビット線ＢＬ₁及びＢＬ₂と、プレート線ＰＬとが示されている。

図１では、ＷＬ₁，ＷＬ₂はそれぞれ、第１のメモリセル１２１₁，第２のメモリセル１２１₂に接続されている。また、ＢＬ₁，ＢＬ₂もそれぞれ、第１のメモリセル１２１₁，第２のメモリセル１２１₂に接続されている。一方、ＰＬは、第１のメモリセル１２１₁と第２のメモリセル１２１₂の両方に接続されており、ＷＬ₁とＷＬ₂の両方と対応関係にある。このように、本実施形態では、各プレート線は、ワード線と１対１で対応しておらず、２本以上のワード線と対応している。

図１の各メモリセル１２１では、強誘電体キャパシタ１３１とセルトランジスタ１３２とが直列接続されている。強誘電体キャパシタ１３１の一方の電極は、プレート線に接続され、他方の電極は、セルトランジスタ１３２に接続されている。また、セルトランジスタ１３２のソース及びドレインの一方は、強誘電体キャパシタ１３１に接続されており、他方はビット線に接続されている。また、セルトランジスタ１３２のゲートは、ワード線に接続されている。

図１では、ワード線及びプレート線は、第１の方向に伸びており、ビット線は、第２の方向に伸びている。第１の方向はここでは、紙面縦方向となっており、第２の方向はここでは、紙面横方向となっている。図１の各メモリセル１２１は、１本のワード線と１本のビット線との交点近傍に設けられている。

図１の強誘電体メモリ１０１には更に、上述のように、センスアンプ１１２と、駆動回路１１３が設けられている。センスアンプ１１２は、ビット線の電位変化を検出及び増幅することで、選択セルの記憶データを読み出す回路である。駆動回路１１３は、選択セルへのアクセス動作や、リフレッシュセルのリフレッシュ動作を行う回路である。

アクセス動作の際には、上記メモリセル１２１の中から、アクセス対象となるセルが選択され、当該セル（選択セル）へのアクセス動作が行われる。そして読み出し時には、当該セルから記憶データが読み出される。センスアンプ１１２は、ある選択セルからデータを読み出す場合、当該選択セルに接続されたビット線の電位変化を検出する。一方、リフレッシュ動作の際には、上記メモリセル１２１の中から、リフレッシュ対象となるセルが選択され、当該セル（リフレッシュセル）のリフレッシュ動作が行われる。

図２は、図１の強誘電体メモリ１０１のアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。図２は、アクセス対象が第１のメモリセル１２１₁である場合の波形図となっている。

強誘電体メモリ１０１は、第１のメモリセル１２１₁から記憶データを読み出す場合、ＷＬ₁の電位とＰＬの電位を共にＨ（ハイ）にする（Ｓ１，Ｓ２）。これにより、ＢＬ₁の電位が上昇する（Ｓ３）。

この際、第１のメモリセル１２１₁の記憶データが「０」の場合には、ＢＬ₁の電位はわずかに上昇する（Ｓ３Ａ）。一方、第１のメモリセル１２１₁の記憶データが「１」の場合には、ＢＬ₁の電位は大きく上昇する（Ｓ３Ｂ）。センスアンプ１１２は、ＢＬ₁の電位を検出及び増幅することで、第１のメモリセル１２１₁の記憶データを読み出す。

次に、強誘電体メモリ１０１は、第１のメモリセル１２１₁への再書き込みを行う（Ｓ４）。強誘電体メモリ１０１は、再書き込みデータが「０」の場合、ＢＬ₁の電位を接地電位Ｖ_SSに落とす（Ｓ４Ａ）。一方、強誘電体メモリ１０１は、再書き込みデータが「１」の場合、ＢＬ₁の電位を更に上げる（Ｓ４Ｂ）。

このように、強誘電体メモリ１０１は、Ｓ１からＳ４の処理により、第１のメモリセル１２１₁へのアクセス動作を行う。図２では、当該アクセス動作は、データの読み出し動作（再書き込み動作を含む）となっている。そして、強誘電体メモリ１０１は、再書き込みデータが「１」の場合には、アクセス動作の終了後に、ＢＬ₁の電位を接地電位Ｖ_SSに落とす（Ｓ５）。

なお、ＰＬの電位は、Ｓ４の段階で接地電位Ｖ_SSに落とされる。よって、強誘電体メモリ１０１では、Ｓ５の時点で、ＰＬとＢＬ₁とが同電位となっている。

強誘電体メモリ１０１は、次のアクセス動作時に、Ｓ１〜Ｓ５の処理と同様にＳ１’〜Ｓ５’の処理を行う。図２では、Ｓ５からＳ１’までの期間がＴで示されている。期間Ｔの間、ＰＬとＢＬ₁は同電位となっている。

本実施形態では、この期間Ｔの間にリフレッシュ動作を行う。図２は、リフレッシュ対象が第２のメモリセル１２１₂である場合の波形図となっている。強誘電体メモリ１０１は、期間Ｔにおいて、ＷＬ₂の電位をＨ（ハイ）にする（Ｓ６）。これにより、第２のメモリセル１２１₂では、キャパシタ１３１とトランジスタ１３２との間のノードに蓄積した電荷が放出される。図１では、当該ノードがＡで示されている。

このように、本実施形態では、リフレッシュ動作が、アクセス動作後において、選択セルに接続されたプレート線とビット線とが同電位となっているときに行われる。即ち、リフレッシュ動作が、図２に示す期間Ｔの間に行われる。

これにより、本実施形態では、リフレッシュ動作を、アクセス動作を中断せずに、アクセス動作のバックグラウンドで行うことが可能になる。リフレッシュ動作が、アクセス動作の空き時間である期間Ｔの間に行われるからである。

そこで、本実施形態では、リフレッシュ動作を、期間Ｔの間に行うことで、アクセス動作のバックグラウンドで行っている。これにより、本実施形態では、アクセス動作のパフォーマンスに悪影響を与えずに、リフレッシュ動作を行うことができる。

また、本実施形態では、リフレッシュ動作が、アクセス動作の空き時間である期間Ｔの間に行われるため、読み出しや書き込みが頻繁に行われている状況下でも、リフレッシュ動作を行うことができる。

また、本実施形態では、リフレッシュ動作が、一のアクセス動作と次のアクセス動作との間の期間に行われる。そのため、本実施形態では、１回のアクセス動作毎に１回のリフレッシュ動作を行うことが可能である。よって、本実施形態では、アクセス回数の増加に応じてリフレッシュ回数を増やすことが可能である。一般に、電荷の蓄積はアクセス動作のたびに起こるため、アクセス動作が頻繁になるほど、リフレッシュ動作も頻繁に行う必要がある。そこで、本実施形態では、このような事態に対処すべく、アクセス回数の増加に応じてリフレッシュ回数を増やすことで、効率的なリフレッシュ動作を実現することができる。

なお、図２では、選択セルは、第１のメモリセル１２１₁となっており、リフレッシュセルは、第２のメモリセル１２１₂となっている。よって、図２では、リフレッシュセルは、選択セルと同じプレート線に接続された非選択セルとなっている。

本実施形態では、リフレッシュセルは例えば、上記メモリセル１２１からランダムに選択することができる。しかし、この場合には、リフレッシュセルが、選択セルや、選択セルと異なるプレート線に接続された非選択セルとなる場合がある。しかしながら、本実施形態のリフレッシュ動作は、これらのセルにも適用可能なので、問題は生じない。

ただし、リフレッシュセルが、選択セルと異なるプレート線に接続された非選択セルである場合には、リフレッシュ動作の実行可能期間を、期間Ｔよりも広く設定することが可能である。このような設定については、後述の実施形態で説明する。

なお、図２では、リフレッシュ動作は、ＢＬ₁の電位が接地電位Ｖ_SSに落とされた直後に行われているが、その他のタイミングで行っても構わない。

以上のように、本実施形態では、リフレッシュ動作が、アクセス動作後において、選択セルに接続されたプレート線とビット線とが同電位となっているときに行われ、アクセス動作のバックグラウンドで行われる。これにより、本実施形態では、リフレッシュ動作を効率化することができる。

（比較例）
図３は、比較例の強誘電体メモリのアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。当該強誘電体メモリでは、ワード線をオンにして電荷を放出するリフレッシュ動作を周期的に行う。当該リフレッシュ動作を行う際には、プレート線とビット線とが同電位である必要がある。図３では、プレート線ＰＬの電位がＬ（ロー）のときに、プレート線ＰＬとビット線とが同電位に設定される。そして、ワード線をオンにして電荷を放出するリフレッシュ動作が、この設定下で行われる。

この場合、読み出し／書き込みのためのアクセスが頻繁に起こっている状況下では、リフレッシュ動作を行うことが難しい。図３には、図１のノードＡの電位と、リフレッシュ時間Ｔ_Rが示されている。リフレッシュ回数が少ないと、図３に示すように、ノードＡの電位が電荷蓄積により不安定になってしまう。

一方、第１実施形態によれば、リフレッシュ動作を、読み出しや書き込みが頻繁に行われている状況下でも行うことができる。よって、図３に示す問題が解消される。

以下、第２〜第５実施形態の強誘電体メモリ１０１について説明する。第２〜第５実施形態は、第１実施形態の変形例であり、第２〜第５実施形態については、第１実施形態との相違点を中心に説明する。

（第２実施形態）
図４は、第２実施形態の強誘電体メモリ１０１の回路構成を表す模式図である。図４には、第１及び第２のメモリセル１２１₁及び１２１₂に加えて、第３のメモリセル１２１₃が示されている。第３のメモリセル１２１₃は、第３のワード線ＷＬ₃と、第１及び第２のビット線ＢＬ₁及びＢＬ₂と異なる第３のビット線ＢＬ₃とに接続されている。第３のメモリセル１２１₃はさらに、プレート線ＰＬと異なるプレート線ＰＬ’に接続されている。

図５は、図４の強誘電体メモリ１０１のアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。図５は、アクセス対象が第１のメモリセル１２１₁である場合の波形図となっている。

本実施形態では、リフレッシュセル（リフレッシュ対象セル）が、選択セル（アクセス対象セル）と同じプレート線に接続されたメモリセル１２１である場合には、図２のリフレッシュ動作が行われる。図２は、リフレッシュ対象が第２のメモリセル１２１₂である場合の波形図となっている。

一方、本実施形態では、リフレッシュセル（リフレッシュ対象セル）が、選択セル（アクセス対象セル）と異なるプレート線に接続されたメモリセル１２１である場合には、図５のリフレッシュ動作を行うことが可能である。図５は、リフレッシュ対象が第３のメモリセル１２１₃である場合の波形図となっている。

図２では、上述のように、リフレッシュ対象セルのリフレッシュ動作が、アクセス対象セルへのアクセス動作後において、アクセス対象セルに接続されたプレート線とビット線とが同電位となっているときに行われる（Ｓ６）。即ち、リフレッシュ動作が、図２に示す期間Ｔの間に行われる。

一方、図５では、リフレッシュ対象セルのリフレッシュ動作が、アクセス対象セルに接続されたプレート線とビット線とが同電位となっているとき又は同電位となっていないときに行われる（Ｓ６）。即ち、図５では、リフレッシュ動作を、上記プレート線と上記ビット線とが同電位になった後に行ってもよいし、同電位になる前に行ってもよい。リフレッシュ対象セルが、アクセス対象セルと異なるプレート線に接続されているからである。また、図５では、リフレッシュ動作を、アクセス対象セルに接続されたワード線がオンになると同時に行い、完全なバックグラウンド動作を実現してもよい。

なお、図２及び図５では、リフレッシュ対象セルのリフレッシュ動作は、リフレッシュ対象セルに接続されたプレート線とビット線とが同電位となっているときに行われる。また、図５のリフレッシュ動作は、プレート線ＰＬと異なるプレート線に接続され、且つ、ビット線ＢＬ₁及びＢＬ₂と異なるビット線に接続されたメモリセル１２１に適用される。

以上のように、本実施形態では、リフレッシュセルが選択セルと異なるプレート線に接続されている場合には、リフレッシュ動作を、アクセス動作後だけでなく、アクセス動作中に行うこともできる。本実施形態には、リフレッシュ動作の実行タイミングを設定する自由度が高いという利点がある。

一方、リフレッシュ動作は、リフレッシュセルがどのプレート線に接続されているかによらず、期間Ｔの間に行うようにしてもよい。このような処理には、リフレッシュ動作の実行タイミングを、リフレッシュセルがどのプレート線に接続されているかによらず統一できるという利点がある。

（第３実施形態）
図６は、第３実施形態の強誘電体メモリ１０１の回路構成を表す模式図である。本実施形態の強誘電体メモリ１０１は、図１に示す回路に加えて、図６に示す回路を備える。

本実施形態の強誘電体メモリ１０１は、図６に示すように、カウンタ２０１と、セレクタ２０２と、デコーダ２０３とを備える。カウンタ２０１は、本発明のアドレス生成回路の例である。カウンタ２０１、セレクタ２０２、及びデコーダ２０３は、図１の駆動回路１１３内に設けられている。

本実施形態では、リフレッシュセルのアドレスを、選択セルのアドレスとは独立に生成する。理由は、全てのメモリセル１２１を偏りなくリフレッシュするためである。また、リフレッシュ動作は、所定の時間が経過したときに全てのメモリセル１２１について行われていることが望ましい。

図６の回路は、そのようなリフレッシュ動作を行うための回路の一例となっている。

図６では、リフレッシュセルのアドレスがカウンタ２０１により生成される。カウンタ２０１は、メモリセルアレイ１１１内の全てのプレート線に接続されており、これらのプレート線の電位変動の回数をカウントすることで、リフレッシュセルのアドレスを生成する。これにより、本実施形態では、１回のアクセス動作毎に、リフレッシュセルのアドレスが変化することになる。

また、カウンタ２０１は、メモリセルアレイ１１１内のワード線の本数がｍ本（ｍは２以上の整数）である場合、ｍ進カウンタとする。これにより、本実施形態では、ｍ回のアクセス動作によりｍ本のワード線の全てをリフレッシュ対象とすることが可能になり、各メモリセル１２１が偏りなくリフレッシュされやすくなる。

セレクタ２０２には、図６に示すように、アドレス信号ＡＤＤと、リフレッシュアドレス信号ＡＤＤ_Rとが入力される。アドレス信号ＡＤＤは、選択セルのアドレスを示す信号であり、アクセス動作時に利用される。リフレッシュアドレス信号ＡＤＤ_Rは、リフレッシュセルのアドレスを示す信号であり、リフレッシュ動作時に利用される。リフレッシュアドレス信号ＡＤＤ_Rは、カウンタ２０１により生成され出力される。

セレクタ２０２には更に、選択するアドレス信号を指定するセレクト信号ＳＥＬが入力される。セレクタ２０２は、ＡＤＤを選択する旨のセレクト信号を受信すると、ＡＤＤを選択して出力し、ＡＤＤ_Rを選択する旨のセレクト信号を受信すると、ＡＤＤ_Rを選択して出力する。本実施形態では、セレクタ２０２を設けることで、デコーダ２０３を、アクセス動作用とリフレッシュ動作用の両方に用いることが可能となっている。

デコーダ２０３には、セレクタ２０２により選択されたアドレス信号が入力される。デコーダ２０３は、ＡＤＤが入力されると、ＡＤＤが示すワード線をＯＮにする。これにより、当該ワード線に接続されたメモリセル１２１がアクセス対象となる。一方、デコーダ２０３は、ＡＤＤ_Rが入力されると、ＡＤＤ_Rが示すワード線をＯＮにする。これにより、当該ワード線に接続されたメモリセル１２１がリフレッシュ対象となる。

以上のように、本実施形態では、リフレッシュセルのアドレスが、選択セルのアドレスとは独立に生成される。これにより、各メモリセル１２１に対して偏りなくリフレッシュ動作を行うことが可能になる。また、本実施形態では、リフレッシュセルのアドレスをカウンタ２０１により生成する。これにより、偏りを抑えたリフレッシュ動作を比較的簡単な回路構成で実現することが可能になる。

（第４実施形態）
図７は、第４実施形態の強誘電体メモリ１０１のアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。なお、本実施形態の強誘電体メモリ１０１は、図１及び図６に示す回路構成を有する。

図７Ａは、プレート線ＰＬの電位変化を表す。図２におけるプレート線ＰＬの電位変化と同様である。図７Ｂは、アドレス信号ＡＤＤを表す。ここでは、選択セルは、ワード線ＷＬ₁に接続された第１のメモリセル１２１₁であるとする。

図７Ｃに示す信号ＳＥＮは、センスアンプ１１２の駆動信号を表す。センスアンプ１１２は、駆動信号ＳＥＮがＨ（ハイ）のときに、アクティブ状態となり、検出及び増幅を行う。一方、センスアンプ１１２は、駆動信号ＳＥＮがＬ（ロー）のときに、非アクティブ状態となり、検出及び増幅を停止する。

強誘電体メモリ１０１では、駆動信号ＳＥＮがＬになると、センスアンプ１１２が非アクティブ状態になる。そして、強誘電体メモリ１０１では、センスアンプ１１２が非アクティブ状態になることで、図２のＳ５のように、選択セルに接続されたビット線の電位が接地電位Ｖ_SSに落とされる。

そこで、本実施形態では、駆動信号ＳＥＮがＬになったときに、セレクト信号ＳＥＬをＨにして、アドレス信号をＡＤＤからＡＤＤ_Rに切り換える（図７Ｄ）。本実施形態では、このような制御により、リフレッシュ動作を、図２に示す期間Ｔの間に行うことが可能になる。ここでは、リフレッシュセルは、ワード線ＷＬ₂に接続された第２のメモリセル１２１₂であるとする。図７Ｅには、セレクト信号ＳＥＬがＨに変化するのに応じて、ワード線ＷＬ₂がオンになる様子が示されている。

以上のように、本実施形態では、センスアンプ１１２の非アクティブ時にリフレッシュ動作を行う。本実施形態では、このような制御により、リフレッシュ動作を期間Ｔの間に行うことが可能になる。

（第５実施形態）
図８は、第５実施形態の強誘電体メモリ１０１のアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。なお、本実施形態の強誘電体メモリ１０１は、図１及び図６に示す回路構成を有する。

図２のアクセス動作が、プレート線駆動型なのに対し、図８のアクセス動作は、ビット線駆動型となっている。

本実施形態の強誘電体メモリ１０１は、第１のメモリセル１２１₁から記憶データを読み出す場合、ＢＬ₁の電位を上昇させ（Ｓ１１）、その後、ＷＬ₁の電位をＨにする（Ｓ１２）。これにより、ＢＬ₁の電位が下降する（Ｓ１３）。

この際、第１のメモリセル１２１₁の記憶データが「０」の場合には、ＢＬ₁の電位は大きく下降する（Ｓ１３Ａ）。一方、第１のメモリセル１２１₁の記憶データが「１」の場合には、ＢＬ₁の電位はわずかに下降する（Ｓ１３Ｂ）。センスアンプ１１２は、ＢＬ₁の電位を検出及び増幅することで、第１のメモリセル１２１₁の記憶データを読み出す。

次に、強誘電体メモリ１０１は、第１のメモリセル１２１₁への再書き込みを行う（Ｓ１４）。強誘電体メモリ１０１は、再書き込みデータが「０」の場合、ＢＬ₁の電位を接地電位Ｖ_SSに落とす（Ｓ１４Ａ）。一方、強誘電体メモリ１０１は、再書き込みデータが「１」の場合、ＢＬ₁の電位を再び上げる（Ｓ１４Ｂ）。当該再書き込みの際、ＰＬの電位はＨに設定される（Ｓ１５）。

このように、強誘電体メモリ１０１は、Ｓ１１からＳ１５の処理により、第１のメモリセル１２１₁へのアクセス動作を行う。図８では、当該アクセス動作は、データの読み出し動作（再書き込み動作を含む）となっている。そして、強誘電体メモリ１０１は、再書き込みデータが「１」の場合には、アクセス動作の終了後に、ＢＬ₁の電位を接地電位Ｖ_SSに落とす（Ｓ１６）。また、ＰＬの電位も、接地電位Ｖ_SSに落とされる。よって、強誘電体メモリ１０１では、Ｓ１６の時点で、ＰＬとＢＬ₁とが同電位となっている。

強誘電体メモリ１０１は、次のアクセス動作時に、Ｓ１１〜Ｓ１６の処理と同様にＳ１１’〜Ｓ１６’の処理を行う。図８では、Ｓ１６からＳ１１’までの期間がＴで示されている。期間Ｔの間、ＰＬとＢＬ₁は同電位となっている。

本実施形態では、第１実施形態と同様に、この期間Ｔの間にリフレッシュ動作を行う。強誘電体メモリ１０１は、期間Ｔにおいて、ＷＬ₂の電位をＨにする（Ｓ１７）。これにより、第２のメモリセル１２１₂では、キャパシタ１３１とトランジスタ１３２との間のノードに蓄積した電荷が放出される。図１では、当該ノードがＡで示されている。

以上のように、本実施形態によれば、第１実施形態と同様のリフレッシュ動作を、ビット線駆動型の強誘電体メモリ１０１において実行することが可能になる。

以上、本発明の具体的な態様の例を、第１〜第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。

第１実施形態の強誘電体メモリの回路構成を表す模式図である。 第１実施形態の強誘電体メモリのアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。 比較例の強誘電体メモリのアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。 第２実施形態の強誘電体メモリの回路構成を表す模式図である。 第２実施形態の強誘電体メモリのアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。 第３実施形態の強誘電体メモリの回路構成を表す模式図である。 第４実施形態の強誘電体メモリのアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。 第５実施形態の強誘電体メモリのアクセス動作及びリフレッシュ動作を説明するためのタイミングチャートである。

符号の説明

１０１ 強誘電体メモリ
１１１ メモリセルアレイ
１１２ センスアンプ
１１３ 駆動回路
１２１ メモリセル
１３１ 強誘電体キャパシタ
１３２ セルトランジスタ
２０１ カウンタ
２０２ セレクタ
２０３ デコーダ

Claims (5)

1. 複数のメモリセルを有し、複数本のワード線と複数本のビット線と複数本のプレート線とが配置され、各プレート線が２本以上のワード線と対応しているメモリセルアレイと、
   前記メモリセルの中から選択された選択セルへのアクセス動作を行うアクセス制御回路と、
   前記メモリセルの中から選択されたリフレッシュセルのリフレッシュ動作を、前記アクセス動作のバックグラウンドで行うリフレッシュ制御回路とを備え、
   前記リフレッシュ制御回路は、前記アクセス動作後において、前記選択セルに接続されたプレート線と前記選択セルに接続されたビット線とが同電位となっているときに、前記リフレッシュ動作を行うことを特徴とする強誘電体メモリ。
2. 前記リフレッシュ制御回路は、
   前記リフレッシュセルが前記選択セルと同じプレート線に接続されている場合には、前記リフレッシュ動作を、前記アクセス動作後において、前記選択セルに接続された前記プレート線と前記ビット線とが同電位となっているときに行い、
   前記リフレッシュセルが前記選択セルと異なるプレート線に接続されている場合には、前記リフレッシュ動作を、前記選択セルに接続された前記プレート線と前記ビット線とが同電位となっているとき又は同電位となっていないときに行うことを特徴とする請求項１に記載の強誘電体メモリ。
3. 前記リフレッシュセルのアドレスを生成するアドレス生成回路を更に備え、
   前記アドレス生成回路は、前記リフレッシュセルのアドレスを、前記選択セルのアドレスとは独立に生成することを特徴とする請求項１又は２に記載の強誘電体メモリ。
4. 前記アドレス生成回路は、前記メモリセルアレイ内の前記プレート線の電位の変動回数をカウントすることで、前記リフレッシュセルのアドレスを生成するカウンタであることを特徴とする請求項３に記載の強誘電体メモリ。
5. 前記メモリセルアレイ内の前記ビット線の電位変化を検出及び増幅するセンスアンプを更に備え、
   前記リフレッシュ制御回路は、前記センスアンプの非アクティブ時に前記リフレッシュ動作を行うことを特徴とする請求項１から４のいずれか１項に記載の強誘電体メモリ。

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