JP2005182978A5 - - Google Patents

Claims (27)

1. 強誘電体メモリ装置において、
   ワードラインイネーブル信号により制御される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結された一つの強誘電体キャパシタを含む少なくとも一つのメモリセルを具備することを特徴とする強誘電体メモリ装置。
2. 前記アクセストランジスタは、第1端子、第2端子及びゲートを有し、前記第１端子は前記ビットラインに第１電極が連結された強誘電体キャパシタの第２電極に連結され、前記第２端子はプレートラインに連結され、前記ゲートはワードラインに連結されていることを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 複数の前記メモリセルが一つの共通プレートラインを共有することを特徴とする請求項３に記載の強誘電体メモリ装置。
5. 複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体装置において、
   前記アレイユニットは、
   第１ワードラインイネーブル信号により制御される第１アクセストランジスタ、及び、第１ビットラインと前記第１アクセストランジスタとの間に連結された第１強誘電体キャパシタを含む第１メモリセルと、
   第２ワードラインイネーブル信号により制御される第２アクセストランジスタ、及び、第２ビットラインと前記第２アクセストランジスタとの間に連結された第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、を具備することを特徴とする強誘電体メモリ装置。
6. 前記第１メモリセル及び前記第２メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項５に記載の強誘電体メモリ装置。
7. 前記第１アクセストランジスタの第１端子は、前記第１ビットラインに第１電極が連結された第１強誘電体キャパシタの第２電極に連結され、前記第２アクセストランジスタの第１端子は、前記第２ビットラインに第１電極が連結された第２強誘電体キャパシタの第２電極に連結され、前記第１アクセストランジスタの第２端子と前記第２アクセストランジスタの第２端子がともに前記プレートラインに連結されていることを特徴とする請求項６に記載の強誘電体メモリ装置。
8. 前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項７に記載の強誘電体メモリ装置。
9. 複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体メモリ装置において、
   前記アレイユニットは、
   第１ワードラインイネーブル信号により制御される第１アクセストランジスタ、及び、一つのビットラインと前記第１アクセストランジスタとの間に連結された第１強誘電体キャパシタを含む第１メモリセルと、
   第２ワードラインイネーブル信号により制御される第２アクセストランジスタ、及び、前記第１メモリセルが連結された前記一つのビットラインと前記第２アクセストランジスタとの間に連結された第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、
   を有することを特徴とする強誘電体メモリ装置。
10. 前記第１メモリセル及び前記第２メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項９に記載の強誘電体メモリ装置。
11. 前記第１メモリセル及び前記第２メモリセルは、互いに独立したプレートラインに連結されていることを特徴とする請求項９に記載の強誘電体メモリ装置。
12. 前記第１アクセストランジスタの第１端子は、前記一つのビットラインに第１電極が連結された第１強誘電体キャパシタの第２電極に連結され、前記第２アクセストランジスタの第１端子は、前記一つのビットラインに第１電極が連結された第２強誘電体キャパシタの第２電極に連結され、前記第１アクセストランジスタの第２端子と前記第２アクセストランジスタの第２端子がともに前記プレートラインに連結されていることを特徴とする請求項１０に記載の強誘電体メモリ装置。
13. 前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項１１または１２に記載の強誘電体メモリ装置。
14. 複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体メモリ装置において、
    前記アレイユニットは、
    第１ワードラインイネーブル信号により制御される第１アクセストランジスタ、及び、第１ビットラインと前記アクセストランジスタとの間に連結された第１強誘電体キャパシタを含む第１メモリセルと、
    前記第１ワードラインイネーブル信号により制御される第２アクセストランジスタ、及び、第２ビットラインと前記第２アクセストランジスタとの間に連結された第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、
    第２ワードラインイネーブル信号により制御される第３アクセストランジスタ、及び、前記第１ビットラインと前記第３アクセストランジスタとの間に連結された第３強誘電体キャパシタを含み、前記第１メモリセル及び前記第２メモリセルと隣接した第３メモリセルと、
    前記第２ワードラインイネーブル信号により制御される第４アクセストランジスタ、及び、前記第２ビットラインと前記第４アクセストランジスタとの間に連結された第４強誘電体キャパシタを含み、前記第１メモリセル乃至第３メモリセルと隣接した第４メモリセルと、
    を有することを特徴とする強誘電体メモリ装置。
15. 前記第１メモリセル乃至前記第４メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項１４に記載の強誘電体メモリ装置。
16. 前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項１５に記載の強誘電体メモリ装置。
17. 強誘電体メモリ装置において、
    ワードラインにゲートが連結されたアクセストランジスタ、及び、前記アクセストランジスタとビットラインとの間に連結された強誘電体キャパシタを含む少なくとも一つのメモリセルと、
    印加されるワードラインイネーブル信号に応答するスイッチング素子を通じてメインワードライン電圧を前記ワードラインに伝達することにより前記メモリセルのアクセストランジスタを動作させるワードラインドライバと、
    を備えることを特徴とする強誘電体メモリ装置。
18. 前記ワードラインには、ワードラインディスエーブル信号に応じて前記ワードラインを放電させてディスエーブルさせるための放電用素子がさらに連結されていることを特徴とする請求項１７に記載の強誘電体メモリ装置。
19. 前記メインワードライン電圧及び前記ワードラインの電圧は、電源電圧VCCレベルを有することを特徴とする請求項１８に記載の強誘電体メモリ装置。
20. 前記メモリセルを構成する前記アクセストランジスタは、第1端子及び第2端子を有し、前記第１端子は、前記ビットラインに第１電極が連結された前記強誘電体キャパシタの第２電極に連結され、前記第２端子は、プレートラインに連結されていることを特徴とする請求項１９に記載の強誘電体メモリ装置。
21. 前記ワードラインイネーブル信号は、外部電源電圧レベルを有することを特徴とする請求項２０に記載の強誘電体メモリ装置。
22. 複数のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置においてデータをライトするための駆動方法であって、
    ワードラインイネーブル信号により選択されたアクセストランジスタの第１端子に印加される固定電圧がビットラインと前記アクセストランジスタの第２端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、
    前記ビットライン上に印加された電圧をセンスアンプで感知増幅する段階と、
    ライトしようとするデータに対応する電圧を前記ビットライン上に印加することによりデータを前記強誘電体キャパシタに保持させる段階と、
    前記ワードラインをディスエーブルさせてビットラインを接地電圧に設定する段階と、を含むことを特徴とする駆動方法。
23. 前記固定電圧は、前記アクセストランジスタの第１端子に連結されたプレートラインを通じて印加されることを特徴とする請求項２２に記載の駆動方法。
24. 前記プレートラインに印加される固定電圧は、電源電圧の１/２倍のレベルを有することを特徴とする請求項２３に記載の駆動方法。
25. 複数個のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置において保持されたデータをリードするための駆動方法であって、
    ワードラインイネーブル信号により選択されたアクセストランジスタの第１端子に印加される固定電圧がビットラインと前記アクセストランジスタの第２端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、
    前記ビットライン上に印加された電圧をセンスアンプで感知増幅して出力する段階と、
    前記ワードラインをディスエーブルさせてビットラインを接地電圧に設定する段階と、を含むことを特徴とする駆動方法。
26. 前記固定電圧は、プレートラインを通じて印加されることを特徴とする請求項２５に記載の駆動方法。
27. 前記プレートラインに印加される固定電圧は、電源電圧の１／２倍のレベルを有することを特徴とする請求項２６に記載の駆動方法。