KR100407578B1 - 강유전체 메모리 장치 - Google Patents
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Abstract
본 발명에 따른 강유전체 반도체 메모리장치는 행 및 열방향으로 배열된 복수개의 워드라인들 및 비트라인들과 연결되고, 행방향으로 배열된 복수개의 플레이트 라인들의 각각에 적어도 2개 이상으로 공통 연결된 복수개의 메모리셀들을 포함하는 어레이 유닛과; 상기 어레이 유닛들이 행과 열방향으로 반복적으로 배열된 메모리셀 어레이를 구비함을 특징으로 한다.
Description
본 발명은 강유전체 메모리 장치(ferroelectric memory)에 관한 것으로서, 특히 하나의 강유전체 캐패시터와 하나의 트랜지스터로 구성된 강유전체 메모리 어레이의 구조에 관한 것이다.
강유전체 메모리 장치 또는 강유전체 랜덤 억세스 메모리 장치(ferroelectric random access memory; 이하 "FRAM"이라 칭함)는 리이드 지르코네이드(lead zirconate)와 티타네이트(titanate) 화합물 등과 같은 강유전성 물질을 유전체로 사용하는 데이타 저장용 캐패시터를 사용하는 것을 제외하고는 DRAM(dynamic random access memory)의 셀 어레이 구조와 유사하다. 강유전체 캐패시터(이하 "캐패시터"라 칭함)를 사용하는 메모리장치의 셀 구조는 하나의 트랜지스터와 하나의 캐패시터로 된 구조(이하 "1TC"라 칭함) 또는 2개의 트랜지스터와 2개의 캐패시터로 된 구조(이하 "2TC")가 제안되어 왔다. 강유전체 메모리장치가 소개되던 초기에는 미합중국 특허 4,873,664와 같은 2TC 구조가 소개되었으나, 집적화 추세에 따라 미합중국 특허 5,978,251과 같은 1TC 구조가 주류를 이루고 있다. 또한, 메모리셀의 데이타를 센싱하는 비트라인 구조에 따라, 디램(DRAM)과 마찬가지로, 미합중국 특허 6,137,711과 같은 공유형(shared or open)과 미합중국 특허 6,151,243, 또는 5,880,989와 같은 접힘형(folded)으로 분류된다. 강유전체 메모리장치에서의 일반적인 데이타 독출은 캐패시터의 한쪽 전극(트랜지스터에 연결된 전극의 반대편 전극)에 소정의 전압 펄스 신호를 인가함으로써 캐패시터에서의 전화 변화량 차이를 이용하여 이루어 진다.
고집적 강유전체 메모리장치를 제작하기 위해서는 하나의 플레이트라인(plate line)에 보다 많은 캐패시터를 연결하는 것이 이상적이지만, 캐패시터 자체의 큰 캐패시턴스로 인해 그 수가 제한된다. 하나의 플레이트 라인에 연결되는 메모리 셀의 수가 적기 때문에 플레이트 라인들을 선택하기 위한 회로들이 그만큼 필요할 수 밖에 없다. 이는 메모리장치의 칩 크기를 증가시키므로 고집적화에 있어서 하나의 장애요소로 작용한다.
제1도 및 제2도는 1TC 구조의 메모리셀들로 된 메모리셀 어레이의 전형들로서, 전술한 공유형 비트라인 구조와 접힘형 비트라인 구조를 각각 보여 준다. 제1도의 공유형 비트라인 구조에서는, 워드라인 WLi(i번째 워드라인)에 게이트가 연결된 엔모오스(NMOS) 트랜지스터 N0가 비트라인 BLi(i번째 비트라인)과 캐패시터 CF0사이에 연결되어 구성된 메모리셀들 MC0이 매트릭스(matrix) 형태로 배열되어 있다. 동일한 비트라인에 연결된 메모리셀들은 서로 다른 플레이트 라인 PLi(i번째 플레이트 라인) 및 PLi+1에 각각 연결된다. 이와는 달리, 제2도의 접힘형 비트라인 구조에서는, 인접한 2개의 비트라인(BLi,BLi+1)당 하나의 메모리셀이 동작하고 워드라인 WLi 및 WLi+1에 각각 연결된 메모리셀의 캐패시터가 하나의 플레이트 라인 PLi에 공통으로 연결되어 있기 때문에, 제1도의 공유형에 비해 집적도면에서 유리하다. 그러나, 하나의 플레이트 라인에 연결된 캐패시터의 수가 2개로 제한됨에 따라 전체 메모리셀 어레이에 걸쳐 다수개의 플레이트 라인 선택 회로가 필요하므로, 칩 크기를 줄이는데 한계가 있다.
따라서, 본 발명은 집적화에 유리한 강유전체 메모리장치를 제공함을 그 목적으로 한다.
본 발명은, 또한, 하나의 플레이트 라인에 연결된 캐패시터의 수를 증가시키는 강유전체 메모리 장치를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 강유전체 반도체 메모리장치는 행 및 열방향으로 배열된 복수개의 워드라인들 및 비트라인들과 연결되고, 행방향으로 배열된 하나 또는 복수개의 플레이트 라인들의 각각에 적어도 2개 이상으로 공통 연결된 복수개의 메모리셀들을 포함하는 어레이 유닛과; 상기 어레이 유닛들이 행과 열방향으로 반복적으로 배열된 메모리셀 어레이를 구비함을 특징으로 한다.
제1도는 종래의 개방형 비트라인 구조을 가지는 강유전체 메모리 어레이의 회로도.
제2도는 종래의 접힘형 비트라인 구조를 가지는 강유전체 메모리 어레이의 회로도.
제3도는 본 발명의 제1실시예에 따른 강유전체 메모리 어레이의 회로도.
제4도는 본 발명의 제2실시예에 따른 강유전체 메모리 어레이의 회로도.
제5도는 본 발명의 제3실시예에 따른 강유전체 메모리 어레이의 회로도.
제6도는 본 발명의 제4실시예에 따른 강유전체 메모리 어레이의 회로도.
제7도는 본 발명의 제5실시예에 따른 강유전체 메모리 어레이의 회로도.
제8도는 본 발명의 제6실시예에 따른 강유전체 메모리 어레이의 회로도.
제9도는 본 발명의 제7실시예에 따른 강유전체 메모리 어레이의 회로도.
제10도는 본 발명의 제8실시예에 따른 강유전체 메모리 어레이의 회로도.
< 도면상의 주요 참조부호의 명칭 >
본 발명에 따른 강유전체 메모리 장치의 메모리셀 어레이에 행렬상으로 배열된 메모리셀은 1TC 구조로 되어 있으며, 8가지의 실시예들이 소개될 것이다. 그러나, 본 발명의 메모리셀 어레이 구성방식에 따라 그외의 다른 응용들이 가능함을 이해하여야 한다. 본 발명의 실시예들에 관한 설명 및 참조도면들에서 실질적으로 동일한 구조 및 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
제1실시예
제3도를 참조하면, 열방향으로 신장하고 행방향으로 배열된 각각의 비트라인에 열방향으로 배열된 메모리셀들의 트랜지스터들이 연결된 공유형 구조에서, 행방향으로 신장하는 플레이트 라인에 캐패시터가 교호적으로(alternately) 연결되고 열방향으로 인접한 캐패시터가 하나의 플레이트 라인에 연결된다. 플레이트 라인PLj 및 PLj+1이 나란히 이웃하여 행방향으로 신장하는 반면, PLj+2 및 PLj+3은 PLj 및 PLj+1과 열방향으로 2-메모리셀 간격(예를 들면, MC0 및 MC2의 영역에 해당하는 간격)을 두고 서로 이웃하여 행방향으로 신장한다. 공유형이므로, 제3도에 보인 비트라인의 반대편(도시되지 않음)에는 기준(또는 상보; complementary) 비트라인에 연결된 메모리 셀 어레이가 존재하며, 양측의 비트라인의 사이에 센스앰프가 배열되어 있음을 이해하여야 한다. 메모리셀 어레이상에서 반복적인 배열의 기본 단위가 되는 어레이 유닛 MA30은 4개의 메모리셀들 MC0~MC3으로 구성된다.
메모리셀 MC0은, 비트라인 BLi에 드레인이 연결되고 워드라인 WLi에 게이트가 연결된 패스 트랜지스터 N0과, 패스 트랜지스터 N0과 행방향으로 신장하는 플레이트 라인 PLj(j번째 플레이트 라인)사이에 연결된 캐패시터 CF0으로 구성된다. MC0과 동일한 행에 위치하는 메모리셀 MC1은, 비트라인 BLi+1(BLi에 이웃하는 비트라인)에 드레인이 연결되고 워드라인 WLi에 게이트가 연결된 패스 트랜지스터 N1과, 패스 트랜지스터 N1과 행방향으로 신장하는 플레이트 라인 PLj+1(PLj에 이웃하는 플레이트 라인)사이에 연결된 캐패시터 CF1로 구성된다. MC0과 동일한 열에 위치하는 메모리셀 MC2는, 비트라인 BLi에 드레인이 연결되고 워드라인 WLi+1(WLi에 이웃하는 워드라인)에 게이트가 연결된 패스 트랜지스터 N2와, 패스 트랜지스터 N2와 플레이트 라인 PLj사이에 연결된 캐패시터 CF1로 구성된다. 따라서, BLi에 해당하는 열에 위치한 MC0의 캐패시터 CF0과 MC2의 캐패시터 CF2는 동일한 플레이트 라인 PLi에 공통으로 연결되어 있다. MC1과 동일한 열에 위치하고 MC2와 동일한 행에 위치한 메모리셀 MC3은, 비트라인 BLi+1에 드레인이 연결되고 워드라인 WLi+1에 게이트가 연결된 패스 트랜지스터 N3과, 패스 트랜지스터 N3과 PLj+1사이에 연결된 캐패시터 CF3으로 구성된다. 따라서, BLi+1에 해당하는 열에 위치한 MC1의 캐패시터 CF1과 MC3의 캐패시터 CF3은 동일한 플레이트 라인 PLi+1에 공통으로 연결되어 있다. 이와 같은 연결구조를 가진 어레이 유닛 MA30이 행과 열방향으로 반복적으로 배열된다.
하나의 메모리셀에 대한 서입(write-in) 또는 독출(read-out)동작을 수행하기 위해서는, 워드라인 및 플레이트 라인과 비트라인이 동시에 활성화되어야 한다.워드라인의 활성은 로우디코더에 의해 선택적으로 제어되고, 비트라인의 선택은 입출력라인과의 연결을 통제하는 게이트회로의 턴온에 의해 이루어진다(예컨대, 미합중국 특허 5,917,746을 참조하라). 워드라인 WLi와 플레이트 라인 PLj가 활성화된 것으로 가정하면, 메모리셀 MC0이 선택되어 서입 또는 독출동작이 진행된다. 선택된 메모리셀로의 데이타 서입 과정 또는 선택된 메모리셀로부터의 데이타 독출 과정은 통상의 디램의 코아회로(core circuit; 메모리셀 및 센스앰프 등을 포함하는 회로)에서의 진행과정과 유사하다. 워드라인 WLi가 선택되었을 때, 선택된 메모리셀 MC0과 함께 WLi에 공통으로 연결된 메모리셀 MC1은 플레이트 라인 PLi+1이 활성화되어 있지 않기 때문에, MC1에 대한 서입 또는 독출동작은 진행되지 않는다. 즉, 해당하는 워드라인이 선택되더라도 해당하는 플레이트 라인이 구동되지 않으면 그 메모리셀에서는 서입 또는 독출동작이 진행되지 않는다. 그 역도 마찬가지이다. 어레이유닛 MA30내에서 워드라인 WLi+1과 플레이트 라인 PLi+1이 활성화되지 않기 때문에, MC0을 제외한 다른 메모리셀 들 MC1~MC3은 동작하지 않는다.
공유형 비트라인 구조에서, 제3도의 구조는 제1도의 구조와 비교하여 볼 때, 하나의 어레이 유닛(MA30)내에서 하나의 플레이트 라인에 두개의 캐패시터가 연결되기 때문에, 2배의 집적도를 실현할 수 있다. MC0가 선택되었을 때 MC2에서 플레이트 라인 PLi의 부하(loading)에 따른 캐패시턴스(C2)는 아래와 같이 나타낼 수 있다. MC2의 엔모오스 트랜지스터 N2는 턴오프상태이다.
C2 = CF2 * Cjn2/(CF2 + Cjn2)
; Cjn2는 N2의 소오스와 CF2간의 졍션 캐패시턴스(junction capacitance)
졍션 캐패시턴스 Cjn2의 값은 약 3fF(femto Farad; 10-15Farad)으로서 캐패시터의 캐패시턴스 약 300fF에 비하면 무시할 수 있는 값이므로, 공통으로 연결된 비선택된 메모리셀에서의 캐패시턴스로 인한 영향은 거의 없다.
제2실시예
제4도에 보인 메모리 셀 어레이는 공유형 비트라인 구조에서, 동일한 행에 위치한 캐패시터가 교호적으로 하나의 플레이트 라인에 공통 연결되고 또한 동일한 열에 위치하여 인접한 캐패시터가 하나의 플레이트 라인에 공통으로 연결된다. 제3도의 구조와 달리, 플레이트 라인 PLj 및 PLj+1이 열방향으로 2-메모리셀 간격을 두고 배열되어 행방향으로 신장하며, 하나의 플레이트 라인에 열방향으로 4개의 캐패시터가 연결된다. 또한, 반복적인 배열단위인 어레이 유닛 MA40은 8개의 메모리셀들 MC0~MC7을 포함한다.
메모리셀 MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인BLi 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 메모리셀 MC1의 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF1은 플레이트 라인 PLj+1에 연결된다. MC0와 동일한 열에 위치한 메모리셀 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF2는 CF0과 함께 플레이트 라인 PLj에 연결된다. MC2와 동일한 행에 위치하고 MC1과 동일한 열에 위치한 메모리셀 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF3은 CF1과 함께 플레이트 라인 PLj+1에 연결된다. PLi에 이웃한 PLj+1은 제3도에서와 같이 PLj와 이웃하여 배열되어 있지 않다. 즉, PLj가 MC0이 위치한 행과 MC2가 위치한 행 사이에 배치되어 있는 반면, PLj+1은 PLj로부터 열방향으로 2-메모리셀 간격만큼 떨어진 위치에서 MC4가 위치한 행과 MC6이 위치한 행 사이에 배열된다.
MC0와 동일한 열에 위치한 메모리셀 MC4에서, 엔모오스 트랜지스터 N4의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF4는 CF0 및 CF2와 함께 플레이트 라인 PLj에 연결된다. MC4와 동일한 행에 위치하고 MC1 또는 MC3과 동일한 열에 위치한 메모리셀 MC5에서, 엔모오스 트랜지스터 N5의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF5는 CF1 및 CF3과 함께 플레이트 라인 PLj+1에 연결된다. MC0, MC2 및 MC4와 동일한 열에 위치한 메모리셀 MC6에서, 엔모오스 트랜지스터 N6의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF6은 CF0, CF2 및 CF4와 함께 플레이트 라인 PLj에 연결된다. MC1, MC3 및 MC5와 동일한 열에 위치하고 MC6과 동일한 행에 위치한 메모리셀 MC7에서, 엔모오스 트랜지스터 N7의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF7은 CF1, CF3 및 CF5와 함께 플레이트 라인 PLj+1에 연결된다.
워드라인 WLj와 플레이트 라인 PLj 및 비트라인 BLi가 활성화되어 메모리셀 MC0이 선택되었다고 가정하면, 다른 메모리셀들 MC1~MC7은 그들의 해당하는 워드라인-플레이트 라인-비트라인이 동시에 활성화되어 있지 않기 때문에 모두 턴오프상태를 유지한다. 또한, 하나의 플레이트 라인에 4개의 캐패시터가 연결된 상태에서, 턴오프된 메모리셀들에서의 캐패시턴스도 약 3fF(PLj상의 접속점을 기준으로 모두 병렬연결된 상태임)로서, 선택된 메모리셀 MC0의 캐패시터 CF0의 300fF에 비하면 제3도의 경우와 같이 정상적인 동작상에서 무시할 수 있는 값이다.
제3실시예
제5도는 접힘형 비트라인 구조에서 제3도의 플레이트 라인 배치 방식(PLj와 PLj+1이 나란히 이웃하여 신장하는 형태)을 응용한 경우로서, PLj 및 PLj+1은 2배로 신장되아 배치된다. 플레이트 라인의 길이를 늘려 캐패시터와 연결시킨 구조이므로, 제4도의 구조에 비하여 플레이트 라인을 선택하기 위한 회로의 수를 줄일 수 있고 2배의 집적도를 실현 할 수 있다. 플레이트 라인의 신장(2배 이상)에 따른 전송 부하(loading)의 증가는 제3도와 관련하여 전술한 바와 같이 캐패시터의 캐패시턴스(약 300fF)가 크기 때문에 정상적인 서입 또는 독출 동작에 지장을 줄 만큼의 요인으로 작용하지는 않는다. 그러나, 플레이트 라인의 과도한 신장은 전송 부하 및 어레이 구성의 효율성 등을 고려하여 적정하게 설정되어야 할 것이다. 반복적 배열단위인 어레이유닛 MA50은 4개의 메모리셀들 MC0~MC3을 포함한다.
MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi에 각각 연결되며, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 MC1에서, 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi에 각각 연결되며, 캐패시터 CF1은 플레이트 라인 PLj+1에 연결된다. MC0와 동일한 열에 위치한 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되며, 캐패시터 CF2는 CF0와 함께 플레이트 라인 PLj에 공통 연결된다. MC1과 동일한 열에 위치하고 MC2와 동일한 행에 위치한 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+1에 각각 연결되며, 캐패시터 CF3은 CF1과 함께 플레이트 라인 PLj+1에 공통 연결된다.
플레이트 라인 PLj 및 PLj+1은 MC0과 MC2사이에서 행방향으로 신장할 뿐 만 아니라, MC4 및 MC6 사이에서 또한 행 방향으로 신장한다. 따라서, 제2도의 종래의 접힘형 구조에 비해 하나의 플레이트 라인당 2배의 메모리셀들과 연결됨을 알 수 있다.
서입 및 독출동작은, 전술한 방식과 마찬가지로, 워드라인, 비트라인 및 플레이트 라인이 동시에 선택되었을 때 그에 해당하는 메모리셀에서 진행된다. 예를 들면, WLi, BLi 및 PLj가 동시에 활성화 되면 메모리셀 MC0가 선택되고 어레이 유닛 MA50에 포함된 나머지 메모리셀들 MC1~MC3은 비선택된다.
제4실시예
제6도는 접힘형 비트라인 구조에서 제4도에 보인 플레이트 라인 배치 방식(PLj와 PLj+1이 서로 2개의 메모리셀 간격을 두고 배치된 형태)과 플레이트 라인-캐패시터간 연결 방식(열방향으로 하나의 플레이트 라인에 4개의 캐패시터가 연결된 형태)을 적용한 경우이다. 따라서, 반복배열 단위인 어레이 유닛 MA60은 8개의 메모리셀들 MC0~MC7을 포함한다.
MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi에 각각 연결되며, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 MC1에서, 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi에 각각 연결되며, 캐패시터 CF1은 플레이트 라인 PLj+1에 연결된다. MC0와 동일한 열에 위치한 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되며, 캐패시터 CF2는 CF0와 함께 플레이트 라인 PLj에 공통 연결된다. MC1과 동일한 열에 위치하고 MC2와 동일한 행에 위치한 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+1에 각각 연결되며, 캐패시터 CF3은 CF1과 함께 플레이트 라인 PLj+1에 공통 연결된다. MC0와 동일한 열에 위치한 메모리셀 MC4에서, 엔모오스 트랜지스터 N4의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF4는 CF0 및 CF2와 함께 플레이트 라인 PLj에 연결된다. MC4와 동일한 행에 위치하고 MC1 또는 MC3과 동일한 열에 위치한 메모리셀 MC5에서, 엔모오스 트랜지스터 N5의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF5는 CF1 및 CF3과 함께 플레이트 라인 PLj+1에 연결된다. MC0, MC2 및 MC4와 동일한 열에 위치한 메모리셀 MC6에서, 엔모오스 트랜지스터 N6의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF6은 CF0, CF2 및 CF4와 함께 플레이트 라인 PLj에 연결된다. MC6과 동일한 행에 위치하고 MC1, MC3 및 MC5와 동일한 열에 위치한 메모리셀 MC7에서, 엔모오스 트랜지스터 N7의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF7은 CF1, CF3 및 CF5와 함께 플레이트 라인 PLj+1에 연결된다.
하나의 어레이 유닛 MA60내에서 하나의 플레이트 라인에 4개의 캐패시터가 공통으로 연결되어 있으므로, 집적도를 더욱 향상시킬 수 있다. 도면상에서는 플레이트 라인과 캐패시터의 전극간의 연결점이 다른 위치로 표현되었으나 실제로는 하나의 공통 접점을 통하여 연결된다. 서입 및 독출동작은 전술한 제3도 등에서의 경우와 같이, 해당하는 워드라인, 비트라인 및 플레이트 라인이 동시에 활성화되는 메모리셀을 제외한 다른 메모리셀들은 비선택상태를 유지한다.
제5실시예
제7도는 공유형 비트라인 구조에서 제3도의 플레이트 라인 배치 방식(PLj와 PLj+1이 나란히 이웃하여 신장하는 형태)과 제4도의 플레이트 라인-캐패시터간 연결 방식(열방향으로 하나의 플레이트 라인에 4개의 캐패시터가 연결된 형태)을 응용한 경우이다. 반복 배열 단위인 어레이 유닛 MA70은 16개의 메모리셀들MC0~MC15를 포함한다.
메모리셀 MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 메모리셀 MC1의 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF1은 플레이트 라인 PLj+1에 연결된다. MC0 및 MC1과 동일한 행에 위치한 메모리셀 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF2는 CF0과 함께 플레이트 라인 PLj+2에 연결된다. MC0, MC1 및 MC2와 동일한 행에 위치한 메모리셀 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF3은 CF1과 함께 플레이트 라인 PLj+3에 연결된다. MC0와 동일한 열에 위치한 메모리셀 MC4에서, 엔모오스 트랜지스터 N4의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF4는 CF0과 함께 플레이트 라인 PLj에 연결된다. MC1과 동일한 열에 위치하고 MC4와 동일한 행에 위치한 메모리셀 MC5에서, 엔모오스 트랜지스터 N5의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF5는 CF1 및 CF3과 함께 플레이트 라인 PLj+1에 연결된다. MC2와 동일한 열에 위치하고 MC4 및 MC5와 동일한 행에 위치한 메모리셀 MC6에서, 엔모오스 트랜지스터 N6의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF6은 CF2와 함께 플레이트 라인 PLj+2에 연결된다. MC3와 동일한 열에 위치하고 MC4, MC5 및 MC6과 동일한행에 위치한 메모리셀 MC7에서, 엔모오스 트랜지스터 N7의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF7은 CF3과 함께 플레이트 라인 PLj+3에 연결된다.
MC0 및 MC4와 동일한 열에 위치한 메모리셀 MC8에서, 엔모오스 트랜지스터 N8의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF8은 CF0 및 CF4와 함께 플레이트 라인 PLj에 연결된다. MC8과 동일한 행에 위치하고 MC1 및 MC5와 동일한 열에 위치한 메모리셀 MC9에서, 엔모오스 트랜지스터 N9의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF9는 CF1 및 CF5와 함께 플레이트 라인 PLj+1에 연결된다. MC8 및 MC9와 동일한 행에 위치하고 MC2 및 MC6과 동일한 열에 위치한 메모리셀 MC10에서, 엔모오스 트랜지스터 N10의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF10은 CF2 및 CF6과 함께 플레이트 라인 PLj+2에 연결된다. MC8, MC9 및 MC10과 동일한 행에 위치하고 MC3 및 MC7과 동일한 열에 위치한 메모리셀 MC11에서, 엔모오스 트랜지스터 N11의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF11은 CF3 및 CF7과 함께 플레이트 라인 PLj+3에 연결된다. MC0, MC4 및 MC8과 동일한 열에 위치한 메모리셀 MC12에서, 엔모오스 트랜지스터 N12의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF12는 CF0, CF4 및 CF8과 함께 플레이트 라인 PLj에 연결된다. MC12와 동일한 행에 위치하고 MC1, MC5 및 MC9와 동일한 열에 위치한 MC13에서, 엔모오스 트랜지스터 N13의 드레인 및 게이트는 비트라인 BLi+1및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF13은 CF1, CF5 및 CF9와 함께 플레이트 라인 PLj+1에 연결된다. MC12 및 MC13과 동일한 행에 위치하고 MC2, MC6 및 MC10과 동일한 열에 위치한 메모리셀 MC14에서, 엔모오스 트랜지스터 N14의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF14는 CF2, CF6 및 CF10과 함께 플레이트 라인 PLj+2에 연결된다. MC12, MC13 및 MC14와 동일한 행에 위치하고 MC3, MC7 및 MC11과 동일한 열에 위치한 메모리셀 MC15에서, 엔모오스 트랜지스터 N15의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF15는 CF3, CF7 및 CF11과 함께 플레이트 라인 PLj+3에 연결된다.
하나의 어레이 유닛 MA70내에서 하나의 플레이트 라인당 4개의 캐패시터가 연결됨에 따라, 집적도를 더욱 증가시킬 수 있다. 전술한 경우와 마찬가지로, 서입 또는 독출동작에서 WLi, PLj 및 BLi가 동시에 활성화 되면, 메모리셀 MC0만이 선택되고 다른 메모리셀들 MC1~MC15는 비선택된 상태를 유지한다. 또한, 플레이트 라인과 캐패시터 전극들간의 연결은 전술한 제7도의 경우와 마찬가지로 하나의 공통 접점을 통하여 이루어 진다.
제6실시예
제8도는 접힘형 비트라인 구조에서 제3도의 플레이트 라인 배치 방식(PLj와 PLj+1이 나란히 이웃하여 신장하는 형태)과 제4도의 플레이트 라인-캐패시터간 연결 방식(열방향으로 하나의 플레이트 라인에 4개의 캐패시터가 연결된 형태)을 응용한 경우이다. 반복 배열 단위인 어레이 유닛 MA80은 16개의 메모리셀들MC0~MC15를 포함한다.
메모리셀 MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 메모리셀 MC1의 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF1은 플레이트 라인 PLj+1에 연결된다. MC0 및 MC1과 동일한 행에 위치한 메모리셀 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi+4 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF2는 플레이트 라인 PLj+2에 연결된다. MC0, MC1 및 MC2와 동일한 행에 위치한 메모리셀 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+6 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF3은 플레이트 라인 PLj+3에 연결된다. MC0와 동일한 열에 위치한 메모리셀 MC4에서, 엔모오스 트랜지스터 N4의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF4는 CF0과 함께 플레이트 라인 PLj에 연결된다. MC1과 동일한 열에 위치하고 MC4와 동일한 행에 위치한 메모리셀 MC5에서, 엔모오스 트랜지스터 N5의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF5는 CF1과 함께 플레이트 라인 PLj+1에 연결된다. MC4 및 MC5와 동일한 행에 위치하고 MC2와 동일한 열에 위치한 메모리셀 MC6에서, 엔모오스 트랜지스터 N6의 드레인 및 게이트는 비트라인 BLi+5 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF6은 CF2와 함께 플레이트 라인 PLj+2에 연결된다. MC4, MC5 및 MC6과 동일한 행에 위치하고 MC3가 동일한 열에 위치한 메모리셀 MC7에서, 엔모오스 트랜지스터 N7의 드레인 및 게이트는 비트라인 BLi+7 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF7은 CF3과 함께 플레이트 라인 PLj+3에 연결된다.
MC0 및 MC4와 동일한 열에 위치한 메모리셀 MC8에서, 엔모오스 트랜지스터 N8의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF8은 CF0 및 CF4와 함께 플레이트 라인 PLj에 연결된다. MC8과 동일한 행에 위치하고 MC1 및 MC5와 동일한 열에 위치한 메모리셀 MC9에서, 엔모오스 트랜지스터 N9의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF9는 CF1 및 CF5와 함께 플레이트 라인 PLj+1에 연결된다. MC8 및 MC9와 동일한 행에 위치하고 MC2 및 MC6과 동일한 열에 위치한 메모리셀 MC10에서, 엔모오스 트랜지스터 N10의 드레인 및 게이트는 비트라인 BLi+4 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF10은 CF2 및 CF6과 함께 플레이트 라인 PLj+2에 연결된다. MC8, MC9 및 MC10과 동일한 행에 위치하고 MC3 및 MC7과 동일한 열에 위치한 메모리셀 MC11에서, 엔모오스 트랜지스터 N11의 드레인 및 게이트는 비트라인 BLi+7 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF11은 CF3 및 CF7과 함께 플레이트 라인 PLj+3에 연결된다. MC0, MC4 및 MC8과 동일한 열에 위치한 메모리셀 MC12에서, 엔모오스 트랜지스터 N12의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF12는 CF0, CF4 및 CF8과 함께 플레이트 라인 PLj에 연결된다. MC12와 동일한 행에 위치하고 MC1, MC5 및 MC9와 동일한 열에 위치한 MC13에서, 엔모오스 트랜지스터 N13의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF13은 CF1, CF5 및 CF9와 함께 플레이트 라인 PLj+1에 연결된다. MC12 및 MC13과 동일한 행에 위치하고 MC2, MC6 및 MC10과 동일한 열에 위치한 메모리셀 MC14에서, 엔모오스 트랜지스터 N14의 드레인 및 게이트는 비트라인 BLi+5 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF14는 CF2, CF6 및 CF10과 함께 플레이트 라인 PLj+2에 연결된다. MC12, MC13 및 MC14와 동일한 행에 위치하고 MC3, MC7 및 MC11과 동일한 열에 위치한 메모리셀 MC15에서, 엔모오스 트랜지스터 N15의 드레인 및 게이트는 비트라인 BLi+7 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF15는 CF3, CF7 및 CF11과 함께 플레이트 라인 PLj+3에 연결된다.
접힘형 구조인 것을 제외하고는 제7도와 같이, 하나의 어레이 유닛 MA80내에서 하나의 플레이트 라인에 4개의 캐패시터가 공통으로 연결된다. 또한, 서입 또는 독출동작에서 WLi, PLj 및 BLi가 동시에 활성화 되면, 메모리셀 MC0만이 선택되고 다른 메모리셀들 MC1~MC15는 비선택된 상태를 유지한다.
제7실시예
제9도는 공유형 비트라인 구조에서 제3도의 플레이트 라인 배치 방식(PLj와 PLj+1이 나란히 이웃하여 신장하는 형태)을 적용한 상태에서 플레이트 라인과 캐패시터들간의 접속 형태를 응용한 경우이다. 반복 배열 단위인 어레이 유닛 MA90은 8개의 메모리셀들 MC0~MC7로 구성된다.
메모리셀 MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 메모리셀 MC1의 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF1은 CF0과 함께 플레이트 라인 PLj에 연결된다. MC0 및 MC1과 동일한 행에 위치한 메모리셀 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF2는 플레이트 라인 PLj+1에 연결된다. MC0, MC1 및 MC2와 동일한 행에 위치한 메모리셀 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF3은 CF2와 함께 플레이트 라인 PLj+1에 연결된다. MC0와 동일한 열에 위치한 메모리셀 MC4에서, 엔모오스 트랜지스터 N4의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF4는 CF0 및 CF1과 함께 플레이트 라인 PLj에 연결된다. MC1과 동일한 열에 위치하고 MC4와 동일한 행에 위치한 메모리셀 MC5에서, 엔모오스 트랜지스터 N5의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF5는 CF0, CF1 및 CF4와 함께 플레이트 라인 PLj에 연결된다. MC4 및 MC5와 동일한 행에 위치하고 MC2와 동일한 열에 위치한 메모리셀 MC6에서, 엔모오스 트랜지스터 N6의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF6은 CF2 및 CF3과 함께 플레이트 라인 PLj+1에 연결된다. MC4, MC5 및 MC6과 동일한 행에 위치하고 MC3와 동일한 열에 위치한 메모리셀 MC7에서, 엔모오스 트랜지스터 N7의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF7은 CF2, CF3 및 CF6과 함께 플레이트 라인 PLj+1에 연결된다.
하나의 어레이 유닛내에서 하나의 플레이트 라인에 4개의 캐패시터가 연결된것은 제7도의 경우와 동일하지만, 여기서는 행과 열방향 이웃하는 것들을 포함한 4개의 캐패시터가 하나의 공통접점을 통하여 하나의 플레이트 라인에 연결된다. 서입 또는 독출동작에서 WLi, PLj 및 BLi가 동시에 활성화 되면, 메모리셀 MC0만이 선택되고 다른 메모리셀들 MC1~MC7은 비선택된 상태를 유지한다.
제8실시예
제10도는 공유형 비트라인 구조에서 제4도에 보인 플레이트 라인 배치 방식(PLj와 PLj+1이 서로 2개의 메모리셀 간격을 두고 배치된 형태)과 플레이트 라인-캐패시터간 연결 방식(열방향으로 하나의 플레이트 라인에 4개의 캐패시터가 연결된 형태)을 적용한 상태에서 플레이트 라인과 캐패시터들간의 접속 형태를 확장하여 응용한 경우이다. 반복 배열 단위인 어레이 유닛 MA1100은 16개의 메모리셀들 MC0~MC15를 포함한다.
메모리셀 MC0에서, 엔모오스 트랜지스터 N0의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF0는 플레이트 라인 PLj에 연결된다. MC0와 동일한 행에 위치한 메모리셀 MC1의 엔모오스 트랜지스터 N1의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF1은 CF0과 함께 플레이트 라인 PLj+1에 연결된다. MC0 및 MC1과 동일한 행에 위치한 메모리셀 MC2에서, 엔모오스 트랜지스터 N2의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF2는 CF0과 함께 플레이트 라인 PLj+1에 연결된다. MC0, MC1 및 MC2와 동일한 행에 위치한 메모리셀 MC3에서, 엔모오스 트랜지스터 N3의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi에 각각 연결되고, 캐패시터 CF3은 플레이트 라인 PLj+1에 연결된다. MC0와 동일한 열에 위치한 메모리셀 MC4에서, 엔모오스 트랜지스터 N4의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF4는 CF0과 함께 플레이트 라인 PLj에 연결된다. MC1과 동일한 열에 위치하고 MC4와 동일한 행에 위치한 메모리셀 MC5에서, 엔모오스 트랜지스터 N5의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF5는 CF0, CF1 및 CF4와 함께 플레이트 라인 PLj에 연결된다. MC4 및 MC5와 동일한 행에 위치하고 MC2와 동일한 열에 위치한 메모리셀 MC6에서, 엔모오스 트랜지스터 N6의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF6은 CF3과 함께 플레이트 라인 PLj+1에 연결된다. MC4, MC5 및 MC6과 동일한 행에 위치하고 MC3과 동일한 열에 위치한 메모리셀 MC7에서, 엔모오스 트랜지스터 N7의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+1에 각각 연결되고, 캐패시터 CF7은 CF3 및 CF6과 함께 플레이트 라인 PLj+1에 연결된다.
MC0 및 MC4와 동일한 열에 위치한 메모리셀 MC8에서, 엔모오스 트랜지스터 N8의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF8은 CF0, CF1, CF4 및 CF5와 함께 플레이트 라인 PLj에 연결된다. MC8과 동일한 행에 위치하고 MC1 및 MC5와 동일한 열에 위치한 메모리셀 MC9에서, 엔모오스 트랜지스터 N9의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF9는 CF1, CF1, CF4, CF5 및 CF8과 함께 플레이트 라인 PLj에 연결된다. MC8 및 MC9와 동일한 행에 위치하고 MC2 및 MC6과 동일한 열에 위치한메모리셀 MC10에서, 엔모오스 트랜지스터 N10의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF10은 CF2, CF3, CF6 및 CF7과 함께 플레이트 라인 PLj+1에 연결된다. MC8, MC9 및 MC10과 동일한 행에 위치하고 MC3 및 MC7과 동일한 열에 위치한 메모리셀 MC11에서, 엔모오스 트랜지스터 N11의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+2에 각각 연결되고, 캐패시터 CF11은 CF2, CF3, CF6, CF7 및 CF10과 함께 플레이트 라인 PLj+1에 연결된다. MC0, MC4 및 MC8과 동일한 열에 위치한 메모리셀 MC12에서, 엔모오스 트랜지스터 N12의 드레인 및 게이트는 비트라인 BLi 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF12는 CF0, CF1, CF4, CF5, CF8 및 CF9와 함께 플레이트 라인 PLj에 연결된다. MC12와 동일한 행에 위치하고 MC1, MC5 및 MC9와 동일한 열에 위치한 MC13에서, 엔모오스 트랜지스터 N13의 드레인 및 게이트는 비트라인 BLi+1 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF13은 CF0, CF1, CF4, CF5, CF8, CF9 및 CF12와 함께 플레이트 라인 PLj에 연결된다. MC12 및 MC13과 동일한 행에 위치하고 MC2, MC6 및 MC10과 동일한 열에 위치한 메모리셀 MC14에서, 엔모오스 트랜지스터 N14의 드레인 및 게이트는 비트라인 BLi+2 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF14는 CF2, CF3, CF6, CF7, CF10 및 CF11과 함께 플레이트 라인 PLj+1에 연결된다. MC12, MC13 및 MC14와 동일한 행에 위치하고 MC3, MC7 및 MC11과 동일한 열에 위치한 메모리셀 MC15에서, 엔모오스 트랜지스터 N15의 드레인 및 게이트는 비트라인 BLi+3 및 워드라인 WLi+3에 각각 연결되고, 캐패시터 CF15는 CF2, CF3, CF6, CF7, CF10, CF11 및 CF14와 함께 플레이트 라인 PLj+1에 연결된다.
제7도의 구조가 하나의 어레이 유닛내에서 4개의 플레이트라인들(PLj,PLj+1,PLj+2,PLj+3)으로써 16개의 캐패시터를 담당한데 반해, 제0도의 구조는 2개의 플레이트 라인(PLj, PLj+1)에 16개의 캐패시터를 8개씩 분담하여 연결한 구조이다. 이러한 플레이트 라인당 캐패시터 연결수의 확장은 캐패시터의 자체 용량이 전송 부하를 무시할 정도로 큰 값을 가지기 때문이다. 서입 또는 독출동작에서 WLi, PLj 및 BLi가 동시에 활성화 되면, 메모리셀 MC0만이 선택되고 다른 메모리셀들 MC1~MC15는 비선택된 상태를 유지한다.
제3도 내지 제10도에 보인 실시예들에서, 반복 배열단위인 어레이 유닛(MA30, MA40, MA50, MA60, MA70, MA80, MA90, 또는 MA100)에서 하나의 비트라인만이 선택적으로 활성화되므로, 비트라인에 연결되는 센스앰프의 수도 줄일 수 있다. 센스앰프 수의 감소는 저 소비전력화는 물론 집적도 향상에도 기여한다.
전술한 실시예들은 1TC 구조로 된 메모리셀 어레이에 적용된 것들이지만, 2TC 구조로 된 메모리셀 어레이에도 본 발명을 적용하는 것이 가능하다.
상술한 바와 같이, 본 발명은 하나의 플레이트 라인에 연결되는 캐패시터의 수를 증가시킴에 의해 플레리트 라인을 선택하고 구동하는 회로의 수를 줄일수 있으므로, 강유전체 메모리장치의 고집적화에 유리한 메모리셀 어레이를 제공하는 이점이 있다. 더우기, 반복 배열단위인 어레이 유닛에 포함되는 메모리들 및 비트라인들의 수가 증가될 수 있기 때문에, 필요한 센스앰프의 수를 줄여 저전력화 및 고집적화에 더욱 유리한 장점을 제공한다.
Claims (12)
- 강유전체 캐패시터를 사용하는 반도체 메모리장치에 있어서:행방향으로 배열된 비트라인들과;열방향으로 배열된 워드라인들 및 플레이트라인들과;상기 비트라인들과 상기 워드라인들 및 상기 플레이트라인들에 연결되고 상기 강유전체 캐패시터와 트랜지스터로 된 메모리셀들로 이루어진 메모리셀어레이를 구비하며;상기 플레이트라인들의 각각이, 열방향으로 인접한 메모리셀들과 공통으로 연결되고, 행방향으로 소정의 간격을 두고 메모리셀들과 공통으로 연결됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 소정의 간격이 행방향으로 적어도 하나의 메모리셀을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 플레이트라인들 중 제1플레이트라인이 행방향으로 홀수번째의 메모리셀들과 공통으로 연결되고, 상기 플레이트라인들 중 상기 제1플레이트라인에 인접하는 제2플레이트라인이 행방향으로 짝수번째의 메모리셀들과 공통으로 연결됨을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 플레이트라인들이 상기 메모리셀들의 상기 강유전체 캐패시터들의 전극들에 공통 접점을 통하여 연결됨을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제2비트라인 및 제2플레이트라인에 연결된 제2메모리셀과;제2워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제3메모리셀과;상기 제2워드라인, 상기 제2비트라인 및 상기 제2플레이트 라인에 연결된 제4메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제2비트라인 및 제2플레이트라인에 연결된 제2메모리셀과;제2워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제3메모리셀과;상기 제2워드라인, 상기 제2비트라인 및 상기 제2플레이트 라인에 연결된 제4메모리셀과;제3워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제5메모리셀과;상기 제3워드라인, 상기 제2비트라인 및 상기 제2플레이트 라인에 연결된 제6메모리셀과;제4워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제7메모리셀과;상기 제4워드라인, 상기 제2비트라인 및 상기 제2플레이트 라인에 연결된 제8메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제3비트라인 및 제2플레이트라인에 연결된 제2메모리셀과;제2워드라인, 제2비트라인 및 상기 제1플레이트 라인에 연결된 제3메모리셀과;상기 제2워드라인, 상기 제4비트라인 및 상기 제2플레이트 라인에 연결된 제4메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되며, 상기 제1 및 제2플레이트 라인이 상기 어레이 유닛과 열방향으로 이웃한 어레이 유닛내에 적어도 배열되어 행방향으로 신장하는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제3비트라인 및 제2플레이트라인에 연결된 제2메모리셀과;제2워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제3메모리셀과;상기 제2워드라인, 제4비트라인 및 상기 제2플레이트 라인에 연결된 제4메모리셀과;제3워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제5메모리셀과;상기 제3워드라인, 상기 제3비트라인 및 상기 제2플레이트 라인에 연결된 제6메모리셀과;제4워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제7메모리셀과;상기 제4워드라인, 상기 제4비트라인 및 상기 제2플레이트 라인에 연결된 제8메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제2비트라인 및 제2플레이트라인에 연결된 제2메모리셀과;상기 제1워드라인, 제3비트라인 및 제3플레이트 라인에 연결된 제3메모리셀과;상기 제1워드라인, 상기 제4비트라인 및 제4플레이트 라인에 연결된 제4메모리셀과;제2워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제5메모리셀과;상기 제2워드라인, 상기 제2비트라인 및 상기 제2플레이트라인에 연결된 제6메모리셀과;상기 제2워드라인, 상기 제3비트라인 및 상기 제3플레이트 라인에 연결된 제7메모리셀과;상기 제2워드라인, 상기 제4비트라인 및 상기 제4플레이트 라인에 연결된 제8메모리셀과;제3워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제9메모리셀과;상기 제3워드라인, 상기 제2비트라인 및 상기 제2플레이트라인에 연결된 제10메모리셀과;상기 제3워드라인, 상기 제3비트라인 및 상기 제3플레이트 라인에 연결된 제11메모리셀과;상기 제3워드라인, 상기 제4비트라인 및 상기 제4플레이트 라인에 연결된 제12메모리셀과;제4워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제13메모리셀과;상기 제4워드라인, 상기 제2비트라인 및 상기 제2플레이트라인에 연결된 제14메모리셀과;상기 제4워드라인, 상기 제3비트라인 및 상기 제3플레이트 라인에 연결된 제15메모리셀과;상기 제4워드라인, 상기 제4비트라인 및 상기 제4플레이트 라인에 연결된 제16메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제3비트라인 및 제2플레이트라인에 연결된 제2메모리셀과;상기 제1워드라인, 제5비트라인 및 제3플레이트 라인에 연결된 제3메모리셀과;상기 제1워드라인, 제7비트라인 및 제4플레이트 라인에 연결된 제4메모리셀과;제2워드라인, 제2비트라인 및 상기 제1플레이트 라인에 연결된 제5메모리셀과;상기 제2워드라인, 제4비트라인 및 상기 제2플레이트라인에 연결된 제6메모리셀과;상기 제2워드라인, 제6비트라인 및 상기 제3플레이트 라인에 연결된 제7메모리셀과;상기 제2워드라인, 제8비트라인 및 상기 제4플레이트 라인에 연결된 제8메모리셀과;제3워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제9메모리셀과;상기 제3워드라인, 상기 제3비트라인 및 상기 제2플레이트라인에 연결된 제10메모리셀과;상기 제3워드라인, 상기 제5비트라인 및 상기 제3플레이트 라인에 연결된 제11메모리셀과;상기 제3워드라인, 상기 제7비트라인 및 상기 제4플레이트 라인에 연결된 제12메모리셀과;제4워드라인, 상기 제2비트라인 및 상기 제1플레이트 라인에 연결된 제13메모리셀과;상기 제4워드라인, 상기 제4비트라인 및 상기 제2플레이트라인에 연결된 제14메모리셀과;상기 제4워드라인, 상기 제6비트라인 및 상기 제3플레이트 라인에 연결된 제15메모리셀과;상기 제4워드라인, 상기 제8비트라인 및 상기 제4플레이트 라인에 연결된 제16메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제2비트라인 및 상기 제1플레이트라인에 연결된 제2메모리셀과;상기 제1워드라인, 제3비트라인 및 제2플레이트 라인에 연결된 제3메모리셀과;상기 제1워드라인, 제4비트라인 및 상기 제2플레이트 라인에 연결된 제4메모리셀과;제2워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제5메모리셀과;상기 제2워드라인, 상기 제2비트라인 및 상기 제1플레이트라인에 연결된 제6메모리셀과;상기 제2워드라인, 상기 제3비트라인 및 상기 제2플레이트 라인에 연결된 제7메모리셀과;상기 제2워드라인, 상기 제4비트라인 및 상기 제2플레이트 라인에 연결된 제8메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
- 강유전체 캐패시터를 사용하는 반도체 메모리 장치에 있어서:제1워드라인, 제1비트라인 및 제1플레이트 라인에 연결된 제1메모리셀과;상기 제1워드라인, 제2비트라인 및 제1플레이트라인에 연결된 제2메모리셀과;상기 제1워드라인, 제3비트라인 및 제2플레이트 라인에 연결된 제3메모리셀과;상기 제1워드라인, 제4비트라인 및 상기 제2플레이트 라인에 연결된 제4메모리셀과;제2워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제5메모리셀과;상기 제2워드라인, 상기 제2비트라인 및 상기 제1플레이트라인에 연결된 제6메모리셀과;상기 제2워드라인, 상기 제3비트라인 및 상기 제2플레이트 라인에 연결된 제7메모리셀과;상기 제2워드라인, 상기 제4비트라인 및 상기 제2플레이트 라인에 연결된 제8메모리셀과;제3워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제9메모리셀과;상기 제3워드라인, 상기 제2비트라인 및 상기 제1플레이트라인에 연결된 제10메모리셀과;상기 제3워드라인, 상기 제3비트라인 및 상기 제2플레이트 라인에 연결된 제11메모리셀과;상기 제3워드라인, 상기 제4비트라인 및 상기 제2플레이트 라인에 연결된 제12메모리셀과;제4워드라인, 상기 제1비트라인 및 상기 제1플레이트 라인에 연결된 제13메모리셀과;상기 제4워드라인, 상기 제2비트라인 및 상기 제1플레이트라인에 연결된 제14메모리셀과;상기 제4워드라인, 상기 제3비트라인 및 상기 제2플레이트 라인에 연결된 제15메모리셀과;상기 제4워드라인, 상기 제4비트라인 및 상기 제2플레이트 라인에 연결된 제16메모리셀을 포함하는 어레이 유닛이 행과 열방향으로 복수개로 반복 배열되어 이루어지는 메모리셀 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
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