DE10200389A1

DE10200389A1 - Ferroelektrische Speichervorrichtungen mit Speicherzellen in einer Zeile, die mit verschiedenen Elektrodenleitungen verbunden sind

Info

Publication number: DE10200389A1
Application number: DE10200389A
Authority: DE
Inventors: Byung-Gil Jeon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-01-08
Filing date: 2002-01-08
Publication date: 2002-07-25
Also published as: TW512339B; CN1367492A; KR100407578B1; FR2821477A1; GB2374474B; FR2821477B1; GB0200268D0; GB2374474A; US20020089871A1; JP2002260379A; JP4028239B2; US6504749B2; CN100492531C; KR20020059517A

Abstract

Eine ferroelektrische Speichervorrichtung enthält eine Vielzahl von parallelen Wortleitungen, die sich entlang einer ersten Richtung erstrecken, eine Vielzahl von parallelen Bitleitungen, die sich entlang einer zweiten Richtung quer zu der ersten Richtung erstrecken, und eine Vielzahl von parallelen Elektrodenleitungen, die sich entlang der ersten Richtung erstrecken. Eine Vielzahl von Speicherzellen sind in Zeilen und Spalten entlang der jeweiligen ersten und zweiten Richtungen angeordnet, wobei jede der Speicherzellen einen Transistor, der mit einer der Wortleitungen und einer der Bitleitungen gekoppelt ist, und einen ferroelektrischen Kondensator enthält, der mit dem Transistor und einer der Elektrodenleitungen derart verbunden ist, daß Zellen in den jeweiligen Zeilen mit den jeweiligen Wortleitungen verbunden sind und daß die ferroelektrischen Kondensatoren der ersten und zweiten Untersätze von Zeilen von Speicherzellen mit den jeweiligen ersten und zweiten Elektrodenleitungen verbunden sind.

Description

Verwandte Anmeldung

Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 2001-000944, eingereicht am 08. Januar 2001, auf welche hierin im folgenden vol linhaltlich Bezug genommen wird.

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft allgemein Speichervorrichtungen und insbe sondere ferroelektrische Speichervorrichtungen.

Ferroelektrische Lese/Schreib-Speichervorrichtungen (FRAM) enthalten typischerweise einen Speicherkondensator mit einem Dielektrikum, das ein ferroelektrisches Material enthält, wie beispielsweise eine Verbindung aus Bleizirkonat- Titanat. Die Zell-Architekturen, die für FRAMs verwendet werden, sind solche, die entweder einen Transistor und einen Kondensator (als "1TC"-Zellkonfiguration bezeichnet) verwenden oder solche, die zwei Transistoren und zwei Kondensatoren (als "2TC"-Zellaufbau bezeichnet) verwenden. Eine 2TC-Architektur wird im U.S. Patent Nr. 4,873,664 beschrieben. Eine 1TC-Architektur wird in dem U.S. Patent Nr. 5,978,251 beschrieben. Ähnlich wie bei DRAMs werden FRAMs danach klassifiziert, ob sie einen gemeinsamen (oder offenen) Bitleitungsaufbau (shared or open bit line structure) aufweisen, wie beispielsweise im U.S. Patent Nr. 6,137,711 beschrieben, oder einen gefalteten Bitleitungsaufbau (folded bit line structure) aufweisen, wie beispielsweise in U.S. Patent Nr. 6,151,243 und 5,880,989 beschrieben. Im allgemeinen werden Daten aus einem FRAM durch Bestimmen einer Ladung in einem Kondensator durch Anlegen eines vorbestimmten Spannungsimpulssignals an eine Elektrode des Kondensators ausgelesen.

Für die Herstellung von hochintegrierten FRAMs ist es im allgemeinen wün schenswert, so viele Kondensatoren wie möglich mit einer Elektrodenleitung (plate line) zu verbinden. Jedoch ist die Anzahl an Kondensatoren, die mit einer Elektrodenleitung verbunden werden können, im allgemeinen durch die Kapazität der Kondensatoren begrenzt. Da die Anzahl an Speicherzellen, die mit einer einzigen Elektrodenleitung verbunden werden können normalerweise klein ist, ist es oft notwendig, eine relativ große Anzahl an Schaltungen zum Steuern der Elektrodenleitungen zu verwenden. Folglich wird die Chipgröße erhöht.

Fig. 1 und 2 stellen herkömmliche Speicherzellenanordnungen für 1TC-Speicher zellen für gemeinsame bzw. gefaltete Bitleitungensarchitekturen dar. Bei der in Fig. 1 gezeigten gemeinsamen Bitleitungsarchitektur sind Speicherzellen-Array-Einheiten MC10 in einer Matrix angeordnet. Eine Speicherzelle in der Array-Einheit MC10 ent hält einen N-Kanal Metalloxidtransistor (NMOS) N0 mit einem Gate, das mit einer i-ten Wortleitung WLi verbunden ist, und einem Kanal, der zwischen einer i-ten Bitleitung BLi und einem Kondensator CF0 verbunden ist. Speicherzellen, die mit der gleichen Bitleitung verbunden sind, sind mit jeweiligen unterschiedlichen Elektrodenleitungen (plate lines) PLi und PLi+1 verbunden.

Bei der in Fig. 2 gezeigten gefalteten Bitleitungsarchitektur (folded bit line architecture) wird eine Zwei-Speicherzellen-Array-Einheit MC20 durch benachbarte Bitleitungen BLi und BLi+1 betrieben, und die Kondensatoren der zwei Speicherzellen der Array-Einheit MC20 wird jeweils mit den Wortleitungen WLi und WLi+1 verbun den und gemeinsam mit einer Elektrodenleitung PLi verbunden. Eine derartige Anord nung kann höher integriert werden, als die offene Bitleitungsarchitektur (open bit line architecture) in Fig. 1. Jedoch ist die Anzahl der Kondensatoren, die mit einer einzigen Elektrodenleitung verbunden werden können normalerweise begrenzt. Folglich können viele Schaltungen erforderlich sein, um die Elektrodenleitung auszuwählen, was einer Erhöhung der Chipgröße führt.

Kurzfassung der Erfindung

Gemäß Ausführungsformen der vorliegenden Erfindung weist eine ferroelektri sche Speichervorrichtung eine Vielzahl von parallelen Wortleitungen auf, die sich ent lang einer ersten Richtung erstrecken, eine Vielzahl von parallelen Bitleitungen auf, die sich entlang einer zweiten Richtung quer zu der ersten Richtung erstrecken und eine Vielzahl von parallelen Elektrodenleitungen auf, die sich entlang der ersten Richtung erstrecken. Eine Vielzahl von Speicherzellen ist in Zeilen und Spalten entlang der je weiligen ersten und zweiten Richtungen angeordnet, wobei jede der Speicherzellen einen Transistor, der mit einer der Wortleitungen und mit der Bitleitungen gekoppelt ist, und einen ferroelektrischen Kondensator enthält, der mit dem Transistor und einer der Elektrodenleitungen derart verbunden ist, daß die Zellen in jeweiligen Zeilen mit den jeweiligen Wortleitungen verbunden sind, und die ferroelektrischen Kondensatoren der ersten und zweiten Teilsätze (subsets) einer Zeile der Speicherzellen mit den jeweiligen ersten und zweiten Elektrodenleitungen verbunden sind.

Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Elektroden leitungen als eine Vielzahl von Paaren benachbarter Elektrodenleitungen derart angeordnet, daß ein erstes Paar von benachbarten Elektrodenleitungen von einem zweiten Paar benachbarter Elektrodenleitungen durch ein Paar von Zeilen von Speicherzellen getrennt sind. Die Speicherzellen in einer Zeile der Speicherzellen, die benachbart zu dem ersten Paar von benachbarten Elektrodenleitungen ist, kann abwechselnd mit einer der ersten und zweiten Elektrodenleitungen entlang der ersten Richtung verbunden sind. Jeweilige Spalten von Speicherzellen können mit den jeweiligen Bitleitungen verbunden werden oder, alternativ dazu, können Speicherzellen in einer Spalte von Speicherzellen abwechselnd mit ersten und zweiten Bitleitungen entlang der zweiten Richtung verbunden werden.

Bei weiteren Ausführungsformen der vorliegenden Erfindung sind erste und zweite Paare von benachbarten Elektrodenleitungen mit Speicherzellen in beiden Zeilen eines Paars von Zeilen von Speicherzellen verbunden, die ersten und zweiten Paare von benachbarten Bitleitungen trennen. Jeweilige Spalten von Speicherzellen können mit den jeweiligen Bitleitungen verbunden sein oder, alternativ dazu, können Speicherzellen in einer Spalte von Speicherzellen abwechselnd mit den ersten und zweiten Bitleitung entlang der zweiten Richtung verbunden sein. Bei weiteren anderen Ausführungsformen sind ein Paar von benachbarten Bitleitungen lediglich mit Speicherzellen in ersten und zweiten Zeilen von Speicherzellen verbunden, die an gegenüberliegenden Seiten des Paars von Bitleitungen angeordnet sind.

Bei anderen Ausführungsformen der vorliegenden Erfindung sind Elektrodenleitungen voneinander durch Paare von benachbarten Zeilen von Speicherzellen getrennt. Bei einigen Ausführungsformen kann eine Elektrodenleitung lediglich mit Speicherzel len in jeder Spalte entlang der ersten Richtung verbunden sein. Jeweilige Spalten von Speicherzellen können mit den jeweiligen Bitleitungen verbunden sein oder, alternativ dazu, können Speicherzellen in einer Spalte von Speicherzellen abwechselnd mit ersten und zweiten Bitleitungen entlang der zweiten Richtung verbunden sein.

Kurze Beschreibung der Zeichnung

Fig. 1 zeigt ein schematisches Diagramm einer herkömmlichen ferroelektrischen Speichervorrichtung mit einer gemeinsamen Bitleitungsarchitektur (shared bit line architecture).

Fig. 2 zeigt ein schematisches Diagramm einer herkömmlichen ferroelektrischen Speichervorrichtung mit einer gefalteten Bitleitungsarchitektur (folded bit line architecture).

Fig. 3 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.

Fig. 4 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

Fig. 5 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.

Fig. 6 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.

Fig. 7 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.

Fig. 8 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.

Fig. 9 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung.

Fig. 10 zeigt ein schematisches Diagramm einer ferroelektrischen Speichervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung.

Detaillierte Beschreibung bevorzugter Ausführungsformen

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die beilie gende Zeichnung, in welcher Ausführungsformen der Erfindung gezeigt sind, eingehen der beschrieben. Die Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt sein und sollte nicht so ausgelegt werden, als sei sie auf die hierin vorgestellten Ausfüh rungsformen beschränkt, sondern vielmehr sind diese Ausführungsformen dazu vorgesehen, daß die Offenbarung sorgfältig und vollständig ist, und soll den Umfang der Erfindung dem Fachmann vollständig vermitteln. Durch die Figuren hindurch bezeichnen gleiche Bezugszeichen gleiche Elemente.

Bei den in Fig. 3 dargestellten Ausführungsformen der vorliegenden Erfindung weist eine Speichervorrichtung mit einer gemeinsamen Bitleitungsarchitektur Speicher zellen MC0, MC1, MC2 und MC3 auf, die in Zeilen und Spalten angeordnet sind, wo bei die Speicherzellen in den jeweiligen Spalten mit den jeweiligen Bitleitungen BLi, BLi+1, BLi+2, BLi+3 verbunden sind. Speicherzellenkondensatoren CF0, CF1, CF2, CF3 sind mit Elektrodenleitungen PLj, PLj+1, die sich in der Zeilenrichtung erstrecken, derart verbunden, daß die Speicherzellen in einer bestimmten Zeile abwechselnd mit den Elektrodenleitungen PLj und PLj+1 verbunden sind. Ein Paar von benachbarten Elektrodenleitungen PLj und PLj+1 ist durch zwei Zeilen von Speicherzellen von einem anderen Paar benachbarter Elektrodenleitungen PLj+2 und PLj+3 getrennt. Es ist er sichtlich, daß bei einer gemeinsamen Bitleitungsarchitektur ein anderer Speicherzel lenarray mit einem Referenzsatz (oder Komplementärsatz) von Bitleitungen über einen Leseverstärker, der zwischen den Satz von Bitleitungen angeordnet ist, verbunden sind. Die vier Speicherzellen MC0, MC1, MC2 und MC3 bilden eine sich wiederholende Arrayeinheit MA30 aus.

Die Speicherzelle MC0 enthält einen Pass-Transistor N0 mit einem Gate, das mit einer Wortleitung WLi verbunden ist, und einem Drain, der mit der Bitleitung BLi verbunden ist, und enthält einen Kondensator CF0, der zwischen dem Pass-Transistor N0 und der Elektrodenleitung PLj verbunden ist. Die Speicherzelle MC1 enthält einen Pass-Transistor N1 und einen Kondensator CF1. Der Pass-Transistor N1 weist einen Drain auf, der mit der Bitleitung BLi+1 verbunden ist, und ein Gate, das mit der Wortleitung WLi verbunden ist. Der Kondensator CF1 ist zwischen dem Pass-Transistor N1 und der Elektrodenleitung PLj+1 verbunden. Die Speicherzelle MC2 enthält einen Pass-Transistor N2 mit einem Drain, der mit der Bitleitung BLi verbunden ist, und mit einem Gate, das mit der Wortleitung WLi+1 verbunden ist, und enthält einen Kondensator CF2, der zwischen dem Pass-Transistor N2 und der Elektrodenleitung PLj verbunden ist. Die Kondensatoren CF0 und CF2 der Speicherzellen MC0 und MC2 in der Spalte, die der Bitleitung BLi entspricht, sind mit der gleichen Elektrodenleitung PLj verbunden. Die Speicherzelle MC3 enthält einen Pass-Transistor N3 mit einem Drain, der mit der Bitleitung BLi+1 verbunden ist, und mit einem Gate, das mit der Wortleitung WLi+1 verbunden ist, und enthält einen Kondensator CF3, der zwischen dem Pass-Transistor N3 und der Elektrodenleitung PLj+1 verbunden ist. Die Konden satoren CF1 und CF3 der Speicherzellen MC1 und MC3 sind mit der Elektrodenleitung BLj+1 verbunden. Die Arrayeinheit MA30 ist in Zeilen und Spalten angeordnet.

Um einen Schreib- oder Lesevorgang für eine Speicherzelle auszuführen, werden eine Wortleitung, eine Elektrodenleitung und eine Bitleitung normalerweise gleichzeitig aktiviert. Insbesondere werden die Wortleitungen durch einen Zeilendekoder selektiv gesteuert, und die Bitleitungen werden durch eine Gate-Schaltung ausgewählt, welche eine Verbindung mit einer Eingangs/Ausgangsleitung steuert (beispielsweise wie in US- Patent Nr. 5,917,746 dargestellt). Unter der Annahme das die Wortleitung WLi und die Elektrodenleitung PLj aktiviert sind, wird die Speicherzelle MC0 zum Ausführen des Einschreibens oder Auslesens ausgewählt. Da die Wortleitung WLi+1 und die Elektrodenleitung PLj+1 in der Arrayeinheit MA30 nicht aktiviert sind, wird auf die anderen Speicherzellen MC1 bis MC3 nicht zugegriffen.

Die Architektur in Fig. 3 kann eine größere Integration verglichen mit der in Fig. 1 gezeigten Konfiguration realisieren, da zwei Kondensatoren mit einer Elektroden leitung in der Arrayeinheit MA30 verbunden sind. Wenn die Speicherzelle MC0 ausge wählt ist und der NMOS-Transistor N2 ausgeschaltet ist, kann die Kapazität C2 auf der Elektrodenleitung PLj in der Speicherzelle MC2 durch die folgende Gleichung be schrieben werden:

C2 = CF2 × Cjn2/(CF2 + Cjn2),

wobei Cjn2 eine Sperrkapazität (junction capacitance) zwischen der Source des Transistors N2 und dem Kondensator CF2 ist. Der Wert der Sperrkapazität Cjn2 legt typischerweise bei ungefähr 3 FemtoFarad (fF) (10^-15 Farad), was unerheblich sein kann, verglichen mit der Kapazität des Kondensators CF2, welche ungefähr 300 fF beträgt. Somit kann der Effekt der Kapazität der gemeinsam verbundenen, aber nicht ausgewählten Speicherzelle unerheblich sein.

Bei Ausführungsformen der vorliegenden Erfindung, die in Fig. 4 gezeigt sind, sind Kondensatoren entlang einer Zeile abwechselnd mit zwei Elektrodenleitungen PLj und PLj+1 verbunden, die durch zwei Zeilen von Speicherzellen getrennt sind. Die Arrayeinheit MA40 enthält 8 Speicherzellen MC0 bis MC7. Bei der Speicherzelle MC0 ist ein Drain und ein Gate eines NMOS-Transistors N0 jeweils mit einer Bitleitung BLi bzw. einer Wortleitung WLi verbunden, und ein Kondensator CF0 ist mit einer Elektrodenleitung PLj verbunden. Ein Drain und ein Gate eines NMOS-Transistors N1 der Speicherzelle MC1 ist jeweils mit einer Bitleitung BLi+1 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit der Elektrodenleitung BLj+1 verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+1 verbunden, und ein Kon densator CF2 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS-Transistors N3 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF3 ist mit einer Elektrodenleitung PLj+1 verbunden.

Bei der Speicherzelle MC4 ist ein Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+2 verbunden, und ein Kondensator CF4 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+3 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj verbunden. Bei Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS-Transistors N7 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+1 verbunden.

Wenn die Speicherzelle MC0 durch Aktivierung der Wortleitung WLi, der Elek trodenleitung PLj und der Bitleitung BLi ausgewählt wird, bleiben die anderen Spei cherzellen MC1 bis MC7 aus. Wenn vier Kondensatoren mit einer Elektrodenleitung verbunden sind, beträgt die Kapazität der ausgeschalteten Speicherzellen ungefähr 3 fF, was typischerweise unerheblich ist, verglichen mit den ungefähr 300 fF Kapazität des Kondensators CF0 der ausgewählten Speicherzelle MC0.

Bei Ausführungsformen der vorliegenden Erfindung, die in Fig. 5 dargestellt sind, wird eine Plattenelektrodenanordnung verwendet, die zu der in Fig. 3 ähnlich ist. Die Anzahl an Schaltungen zum Auswählen der Elektrodenleitungen kann verringert werden, wodurch verglichen mit der in Fig. 4 gezeigten Architektur eine größere Integration realisiert wird. Wie vorhergehend beschrieben, beeinflußt eine Erhöhung der Übertragungsaufladung bzw. -belastung auf der Elektrodenleitung den normalen Betrieb aufgrund der relativ großen Kapazität (ungefähr 300 fF) der Kondensatoren kaum. Eine Arrayeinheit MA50 enthält 4 Speicherzellen MC0-MC3.

Bei der Speicherzelle MC0 sind ein Drain und ein Gate eines NMOS-Transistors N0 jeweils mit einer Bitleitung BLi bzw. mit einer Wortleitung WLi verbunden, und ein Kondensator CF0 ist mit einer Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC1 ist ein Drain und ein Gate eines NMOS-Transistors N1 jeweils mit einer Bitlei tung BLi+2 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit einer Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit einer Bitleitung BLi+1 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF2 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS- Transistors N3 jeweils mit einer Bitleitung BLi+3 bzw. einer Wortleitung WLi+1 ver bunden, und ein Kondensator CF3 ist mit der Elektrodenleitung PLj+1 verbunden.

Bei der Speicherzelle MC4 ist der Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+2 verbunden, und ein Kondensator CF4 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit einer Bitlei tung BLi+2 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit der Bitleitung BLli+1 bzw. einer Wortleitung WLi+3 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS- Transistors N7 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+3 verbun den, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+1 verbunden. Falls die Wortleitung WLi, die Bitleitung BLi und die Elektrodenleitung PLj aktiviert sind, ist die Speicherzelle MC0 ausgewählt, während die anderen Speicherzellen MC1-MC3 in der Arrayeinheit MA50 nicht ausgewählt sind.

Fig. 6 zeigt einen Aufbau, der zu dem in Fig. 4 gezeigten Aufbau ähnlich ist, bei dem die Elektrodenleitungen PLj und PLj+1 durch zwei Zeilen von Speicherzellen ge trennt sind. Eine Arrayeinheit MA60 enthält 8 Speicherzellen MC0-MC7.

Bei der Speicherzelle MC0 ist ein Drain und ein Gate eines NMOS-Transistors N0 mit einer Bitleitung BLi bzw. einer Wortleitung WLi verbunden, und ein Kondensator CF0 ist mit einer Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC1 ist ein Drain und ein Gate eines NMOS-Transistors N1 jeweils mit einer Bitleitung BLi+2 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit einer Bitleitung BLi+1 bzw. einer Wortleitung WLi+1 verbunden, und ein Kondensator CF2 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS- Transistors N3 jeweils mit einer Bitleitung BLi+3 bzw. einer Wortleitung WLi+1 verbunden, und ein Kondensator CF3 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC4 ist ein Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+2 verbunden, und ein Kondensator CF4 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit der Bitleitung BLi+1 bzw. einer Wortleitung WLi+3 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS- Transistors N7 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+1 verbunden.

Da vier Kondensatoren in der Arrayeinheit MA60 mit einer Elektrodenleitung verbunden sind, kann eine Integration verbessert werden. Lese- und Schreibvorgänge für die Arrayeinheit MA60 sind ähnlich zu den vorherbeschriebenen, d. h., wenn eine bestimmte Wortleitung, Bitleitung und Elektrodenleitungskombination aktiviert wird, ist eine Zelle, die mit einer Elektrodenleitung verbunden ist, ausgewählt und die anderen Zellen, die mit der verbleibenden Elektrodenleitung verbunden sind, verbleiben in ei nem nicht ausgewählten Zustand.

Fig. 7 zeigt einen Aufbau gemäß anderen Ausführungsformen der vorliegenden Erfindung, welcher einen Elektrodenleitungsanordnung enthält, die ähnlich der in Fig. 3 gezeigten ist. Eine Arrayeinheit MA70 enthält 16 Speicherzellen MC0-MC15.

Bei der Speicherzelle MC0 ist ein Drain und ein Gate eines NMOS-Transistors N0 jeweils mit einer Bitleitung BLi bzw. einer Wortleitung WLi verbunden, und ein Kon densator CF0 ist mit einer Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC1 ist ein Drain und ein Gate eines NMOS-Transistors N1 jeweils mit einer Bitleitung BLi+1 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit einer Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit einer Bitleitung BLi+2 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF2 ist mit einer Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS- Transistors N3 jeweils mit einer Bitleitung BLi+3 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF3 ist mit einer Elektrodenleitung PLj+3 verbunden. Bei der Speicherzelle MC4 ist ein Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+1 verbunden, und ein Kondensator CF4 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS- Transistors N7 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+3 verbunden.

Bei der Speicherzelle MC8 ist ein Drain und ein Gate eines NMOS-Transistors N8 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+2 verbunden, und ein Kondensator CF8 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC9 ist ein Drain und ein Gate eines NMOS-Transistors N9 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF9 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC10 ist ein Drain und ein Gate eines NMOS-Transistors N10 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF10 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC11 ist ein Drain und ein Gate eines NMOS-Transistors N11 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF11 ist mit der Elektrodenleitung PLj+3 verbunden. Bei der Speicherzelle MC12 ist ein Drain und ein Gate eines NMOS-Transistors N12 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+3 verbunden, und ein Kondensator CF12 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC13 ist ein Drain und ein Gate eines NMOS-Transistors N13 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF13 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC14 ist ein Drain und ein Gate eines NMOS-Transistors N14 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF14 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC15 ist ein Drain und ein Gate eines NMOS-Transistors N15 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF15 ist mit der Elektrodenleitung PLj+3 verbunden.

Da vier Kondensatoren in einer Arrayeinheit MA70 mit einer Elektrodenleitung verbunden sind, kann die Integration erhöht werden. Ähnlich zu den vorhergehend be schriebenen Vorgängen wird, wenn die Wortleitung WLi, die Elektrodenleitung PLj und die Bitleitung BLi bei einem Lese- oder Schreibvorgang aktiviert sind, beispielsweise lediglich die Speicherzelle MC0 ausgewählt, während die anderen Speicherzellen, die mit der Elektrodenleitung PLj verbunden sind, in einem nicht ausgewählten Zustand verbleiben.

Fig. 8 zeigt einen Aufbau gemäß anderen Ausführungsformen der vorliegenden Erfindung, der eine Elektrodenleitungsanordnung verwendet, die zu der in Fig. 3 ähn lich ist. Eine Arrayeinheit MA80 enthält 16 Speicherzellen MC0-MC15.

Bei der Speicherzelle MC0 ist ein Drain und ein Gate eines NMOS-Transistors N0 jeweils mit einer Bitleitung BLi bzw. einer Wortleitung WLi verbunden, und ein Kon densator CF0 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC1 ist ein Drain und ein Gate eines NMOS-Transistors N1 jeweils mit einer Bitleitung BLi+2 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit einer Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit einer Bitleitung BLi+4 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF2 ist mit einer Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS- Transistors N3 jeweils mit einer Bitleitung BLi+6 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF3 ist mit einer Elektrodenleitung PLj+3 verbunden. Bei der Speicherzelle MC4 ist ein Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi+1 bzw. einer Wortleitung WLi+1 verbunden, und ein Kondensator CF4 ist mit des Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit einer Bitleitung BLi+5 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS- Transistors N7 jeweils mit einer Bitleitung BLi+7 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+3 verbunden.

Bei der Speicherzelle MC8 ist ein Drain und ein Gate eines NMOS-Transistors N8 jeweils mit der Bitleitung BLi bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF8 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC9 ist ein Drain und ein Gate eines NMOS-Transistors N9 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF9 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC10 ist ein Drain und ein Gate eines NMOS-Transistors N10 jeweils mit der Bitleitung BLi+4 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF10 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC11 ist ein Drain und ein Gate eines NMOS-Transistors N11 jeweils mit der Bitleitung BLi+7 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF11 ist mit der Elektrodenleitung PLj+3 verbunden. Bei der Speicherzelle MC12 ist ein Drain und ein Gate eines NMOS-Transistors N12 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF12 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC13 ist ein Drain und ein Gate eines NMOS-Transistors N13 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF13 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC14 ist ein Drain und ein Gate eines NMOS-Transistors N14 jeweils mit der Bitleitung BLi+5 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF14 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC15 ist ein Drain und ein Gate eines NMOS-Transistors N15 jeweils mit der Bitleitung BLi+7 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF15 ist mit der Elektrodenleitung PLj+3 verbunden.

In einer Arrayeinheit MA80 sind vier Kondensatoren gemeinsam mit einer Elektrodenleitung verbunden, ähnlich zu dem Aufbau in Fig. 7. Falls beispielsweise die Wortleitung WLi, die Elektrodenleitung PLj und die Bitleitung BLi gleichzeitig bei einem Lese- oder Schreibvorgang aktiviert sind, ist die Speicherzelle MC0 ausgewählt, während die anderen Speicherzellen, die mit der Elektrodenleitung PLj verbunden sind, in einem nicht ausgewählten Zustand verbleiben.

Fig. 9 zeigt einen Aufbau gemäß anderen Ausführungsformen der vorliegenden Erfindung, die eine Elektrodenleitungsanordnung verwendet, die zu der in Fig. 3 ver wendeten ähnlich ist. Eine Arrayeinheit MA90 enthält 8 Speicherzellen MC0-MC7.

Bei der Speicherzelle MC0 ist ein Drain und ein Gate eines NMOS-Transistors N0 jeweils mit einer Bitleitung BLi bzw. einer Wortleitung WLi verbunden, und ein Kon densator CF0 ist mit einer Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC1 ist ein Drain und ein Gate eines NMOS-Transistors N1 jeweils mit einer Bitleitung BLi+1 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit einer Bitleitung BLi+2 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF2 ist mit einer Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS- Transistors N3 jeweils mit einer Bitleitung BLi+3 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF3 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC4 ist ein Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF4 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS- Transistors N7 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+1 verbunden.

Bei dem Aufbau von Fig. 9, der ähnlich zu dem in Fig. 7 ist, sind in der Arrayeinheit MA90 vier Kondensatoren mit einer Elektrodenleitung verbunden. Falls beispielsweise die Wortleitung WLi, die Elektrodenleitung PLj und die Bitleitung BLi bei einem Lese- oder Schreibvorgang gleichzeitig aktiviert sind, ist die Speicherzelle MC0 ausgewählt, während die anderen Speicherzellen, die mit der Elektrodenleitung PLj verbunden sind, in einem nicht ausgewählten Zustand verbleiben.

Fig. 10 zeigt einen Aufbau gemäß weiteren Ausführungsformen der vorliegenden Erfindung. Dies ist ein Fall, bei dem eine erweiterte Verbindungsform der Elektroden leitung mit den Kondensatoren in einer gemeinsamen Bitleitungsarchitektur angewendet wird, die zu der Elektrodenleitungsanordnung mit einem Elektrodenleitungsabstand in Fig. 4 ähnlich ist. Die Arrayeinheit MA100 enthält 16 Speicherzellen MC0-MC15.

Bei der Speicherzelle MC0 ist ein Drain und ein Gate eines NMOS-Transistors N0 jeweils mit einer Bitleitung BLi bzw. einer Wortleitung WLi verbunden, und ein Kon densator CF0 ist mit einer Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC1 ist ein Drain und ein Gate eines NMOS-Transistors N1 jeweils mit einer Bitleitung BLi+1 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF1 ist mit einer Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC2 ist ein Drain und ein Gate eines NMOS-Transistors N2 jeweils mit einer Bitleitung BLi+2 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF2 ist mit einer Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC3 ist ein Drain und ein Gate eines NMOS- Transistors N3 jeweils mit einer Bitleitung BLi+3 bzw. der Wortleitung WLi verbunden, und ein Kondensator CF3 ist mit der Elektrodenleitung PLj+2 verbunden. Bei der Speicherzelle MC4 ist ein Drain und ein Gate eines NMOS-Transistors N4 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+1 verbunden, und ein Kondensator CF4 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC5 ist ein Drain und ein Gate eines NMOS-Transistors N5 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF5 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC6 ist ein Drain und ein Gate eines NMOS-Transistors N6 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF6 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC7 ist ein Drain und ein Gate eines NMOS- Transistors N7 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+1 verbunden, und ein Kondensator CF7 ist mit der Elektrodenleitung PLj+1 verbunden.

Bei der Speicherzelle MC8 ist ein Drain und ein Gate eines NMOS-Transistors N8 jeweils mit der Bitleitung BLi bzw. einer Wortleitung WLi+2 verbunden, und ein Kondensator CF8 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC9 ist ein Drain und ein Gate eines NMOS-Transistors N9 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF9 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC10 ist ein Drain und ein Gate eines NMOS-Transistors N10 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF10 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC11 ist ein Drain und ein Gate eines NMOS-Transistors N11 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+2 verbunden, und ein Kondensator CF11 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC12 ist ein Drain und ein Gate eines NMOS-Transistors N12 jeweils mit der Bitleitung BLi bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF12 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC13 ist ein Drain und ein Gate eines NMOS- Transistors N13 jeweils mit der Bitleitung BLi+1 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF13 ist mit der Elektrodenleitung PLj verbunden. Bei der Speicherzelle MC14 ist ein Drain und ein Gate eines NMOS-Transistors N14 jeweils mit der Bitleitung BLi+2 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF14 ist mit der Elektrodenleitung PLj+1 verbunden. Bei der Speicherzelle MC15 ist ein Drain und ein Gate eines NMOS-Transistors N15 jeweils mit der Bitleitung BLi+3 bzw. der Wortleitung WLi+3 verbunden, und ein Kondensator CF15 ist mit der Elektrodenleitung PLj+1 verbunden.

Es ist zu beachten, daß obgleich die vorhergehend beschriebenen Ausführungs formen die Verwendung von 1TC-Speicherzellen zeigen, die vorliegende Anmeldung bzw. Erfindung ebenso auf 2TC-Speicherzellenkonfigurationen anwendbar ist. Die vor liegende Erfindung kann Speicherzellenkonfigurationen vorsehen, welche durch eine Verringerung der Anzahl an Schaltungen für Auswahl- und Aktivierungselektrodenlei tungen und durch ein Erhöhen der Anzahl der Kondensatoren, die mit einer Elektro denleitung verbunden sind, hoch integrierbar sind. Weiterhin kann die Anzahl an erfor derlichen Leseverstärkern verringert werden, was zu einem verringerten Leistungsver brauch führt.

In der Zeichnung und der Beschreibung sind typische Ausführungsformen der Er findung offenbart worden und obgleich bestimmte Ausdrücke verwendet worden sind, sind sie lediglich in einem generischen und beschreibenden Sinn verwendet worden und nicht zum Zwecke der Beschränkung des Umfangs der Erfindung, wie er in den beiliegenden Ansprüchen dargelegt ist. Obgleich die Erfindung unter Bezugnahme auf bestimmte Ausführungsformen beschrieben worden ist, ist es für den Fachmann offensichtlich, daß Modifikationen der beschriebenen Ausführungsformen gemacht werden können, ohne von dem Inhalt bzw. Kern und Umfang der Erfindung abzuweichen.

Claims

1. Ferroelektrische Speichervorrichtung, die aufweist:
eine Vielzahl von parallelen Wortleitungen, die sich entlang einer ersten Richtung erstrecken;
eine Vielzahl an parallelen Bitleitungen, die sich entlang einer zweiten Richtung quer zu der ersten Richtung erstrecken;
eine Vielzahl von parallelen Elektrodenleitungen, die sich entlang der ersten Richtung erstrecken; und
eine Vielzahl von Speicherzellen, die in Zeilen und Spalten entlang der jeweiligen ersten und zweiten Richtungen angeordnet sind, wobei die Speicherzellen einen Transistor enthalten, der mit einer der Wortleitungen und einer der Bitleitungen gekoppelt ist, und einen ferroelektrischen Kondensator enthalten, der mit dem Transistor und einer der Elektrodenleitungen derart verbunden ist, daß die Zellen in den jeweiligen Zeilen mit den jeweiligen Wortleitungen verbunden sind und die ferroelektrischen Kondensatoren der ersten und zweiten Teilsätze einer Zeile von Speicherzellen mit jeweiligen ersten und zweiten Elektrodenleitungen verbunden sind.

2. Speichervorrichtung nach Anspruch 1, wobei die Elektrodenleitungen als eine Vielzahl von Paaren benachbarter Elektrodenleitungen derart angeordnet sind, daß ein erstes Paar von benachbarten Elektrodenleitungen von einem zweiten Paar von benachbarten Elektrodenleitungen durch ein Paar von Zeilen von Speicherzellen getrennt sind.

3. Speichervorrichtung nach Anspruch 2, wobei die Speicherzellen in einer Zeile von Speicherzellen, die zu dem ersten Paar von benachbarten Elektrodenleitungen be nachbart sind, abwechselnd mit den ersten und zweiten Elektrodenleitungen ent lang der ersten Richtung verbunden sind.

4. Speichervorrichtung nach Anspruch 3, wobei die jeweiligen Spalten von Spei cherzellen mit den jeweiligen Bitleitungen verbunden sind.

5. Speichervorrichtung nach Anspruch 3, wobei die Speicherzellen in einer Spalte von Speicherzellen abwechselnd mit den ersten und zweiten Bitleitungen entlang der zweiten Richtung verbunden sind.

6. Speichervorrichtung nach Anspruch 2, wobei die ersten und zweiten Paare von benachbarten Elektrodenleitungen mit den Speicherzellen in beiden Zeilen des Paars von Zeilen von Speicherzellen verbunden sind, die die ersten und zweiten Paare von benachbarten Elektrodenleitungen trennen.

7. Speichervorrichtung nach Anspruch 6, wobei die jeweiligen Spalten von Spei cherzellen mit den jeweiligen Bitleitungen verbunden sind.

8. Speichervorrichtung nach Anspruch 6, wobei Speicherzellen in einer Spalte von Speicherzellen abwechselnd mit ersten und zweiten Bitleitungen entlang der zweiten Richtung verbunden sind.

9. Speichervorrichtung nach Anspruch 2, wobei das erste Paar von benachbarten Bitleitungen lediglich mit Speicherzellen in den ersten und zweiten Zeilen von Speicherzellen verbunden sind, die an gegenüberliegenden Seiten des ersten Paares von Bitleitungen angeordnet sind.

10. Speichervorrichtung nach Anspruch 1, wobei die Elektrodenleitungen durch Paare von benachbarten Zeilen von Speicherzellen getrennt sind.

11. Speichervorrichtung nach Anspruch 10, wobei jede Elektrodenleitung lediglich mit Speicherzellen in jeder anderen Spalte entlang der ersten Richtung verbunden ist.

12. Speichervorrichtung nach Anspruch 11, wobei die jeweiligen Spalten von Spei cherzellen mit den jeweiligen Bitleitungen verbunden sind.

13. Speichervorrichtung nach Anspruch 11, wobei die Speicherzellen in einer Spalte von Speicherzellen abwechselnd mit ersten und zweiten Bitleitungen entlang der zweiten Richtung verbunden sind.

14. Speichervorrichtung nach Anspruch 10, wobei jede Elektrodenleitung lediglich mit Speicherzellen in jedem anderen Paar von benachbarten Spalten entlang der ersten Richtung verbunden ist.

15. Ferroelektrische Speichervorrichtung die aufweist:
eine Arrayeinheit, die mit einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen verbunden ist, die entlang der jeweiligen Zeilen- und Spalten richtungen angeordnet sind, und die mit einer Vielzahl von Elektrodenleitungen verbunden ist, die sich entlang der Zeilenrichtung erstrecken, und die eine Viel zahl von Speicherzellen enthält, wobei n Speicherzellen aus m Speicherzellen (m < n) in einer Zeile von Zellen der Arrayeinheit mit einer Elektrodenleitung verbunden sind.

16. Vorrichtung nach Anspruch 15, wobei die Elektrodenleitung mit benachbarten Speicherzellen in der Spaltenrichtung gemeinsam verbunden ist.

17. Ferroelektrische Speichervorrichtung, die aufweist:
einen Speicherzellenarray, der ähnliche Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jede der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer zweiten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit einer zweiten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist; und
einer vierten Speicherzelle, die mit der zweiten Wortleitung, der zweiten Bitlei tung und einer zweiten Elektrodenleitung verbunden ist.

18. Ferroelektrische Speichervorrichtung, die aufweist:
einen Speicherzellenarray, der sich wiederholende Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jede der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer zweiten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit einer zweiten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine vierte Speicherzelle, die mit der zweiten Wortleitung, der zweiten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine fünfte Speicherzelle, die mit einer dritten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine sechste Speicherzelle, die mit der dritten Wortleitung, der zweiten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine siebte Speicherzelle, die mit einer vierten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist; und
eine achte Speicherzelle, die mit der vierten Wortleitung, der zweiten Bitleitung und der zweiten Elektrodenleitung verbunden ist.

19. Ferroelektrische Speichervorrichtung, die aufweist:
einen Speicherzellenarray, der ähnliche Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jede der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speichervorrichtung, die mit der ersten Wortleitung, einer dritten Bit leitung und einer zweiten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit einer zweiten Wortleitung, einer zweiten Bitlei tung und der ersten Elektrodenleitung verbunden ist; und
eine vierte Speicherzelle, die mit der zweiten Wortleitung, der vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist, wobei sich die erste und die zweite Elektrodenleitungen in Zeilenrichtung zu in Spaltenrichtung benachbarten Arrayeinheiten erstrecken.

20. Ferroelektrische Speichervorrichtung die aufweist:
einen Speicherzellenarray, der eine Vielzahl von Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jeder der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer dritten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit einer zweiten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine vierte Speicherzelle, die mit der zweiten Wortleitung, einer vierten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine fünfte Speicherzelle, die mit einer dritten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine sechste Speicherzelle, die mit der dritten Wortleitung, der dritten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine siebte Speicherzelle, die mit einer vierten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist; und
eine achte Speicherzelle, die mit der vierten Wortleitung, der vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist.

21. Ferroelektrische Speichervorrichtung, die aufweist:
einen Speicherzellenarray, der eine Vielzahl von Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei die Arrayeinheiten aufweisen:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer zweiten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit der ersten Wortleitung, einer dritten Bitleitung und einer dritten Elektrodenleitung verbunden ist;
eine vierte Speicherzelle, die mit der ersten Wortleitung, der vierten Bitleitung und einer vierten Elektrodenleitung verbunden ist;
eine fünfte Speicherzelle, die mit der zweiten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine sechste Speicherzelle, die mit der zweiten Wortleitung, der zweiten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine siebte Speicherzelle, die mit der zweiten Wortleitung, der dritten Bitleitung und der dritten Elektrodenleitung verbunden ist;
eine achte Speicherzelle, die mit der zweiten Wortleitung, der vierten Bitleitung und der vierten Elektrodenleitung verbunden ist;
eine neunte Speichervorrichtung, die mit einer dritten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine zehnte Speicherzelle, die mit der dritten Wortleitung, der zweiten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine elfte Speicherzelle, die mit der dritten Wortleitung, der dritten Bitleitung und der dritten Elektrodenleitung verbunden ist;
eine zwölfte Speicherzelle, die mit der dritten Wortleitung, der vierten Bitleitung und der vierten Elektrodenleitung verbunden ist;
eine dreizehnte Speicherzelle, die mit einer vierten Wortleitung, der ersten Bitlei tung und der ersten Elektrodenleitung verbunden ist;
eine vierzehnte Speicherzelle, die mit der vierten Wortleitung, der zweiten Bitlei tung und der zweiten Elektrodenleitung verbunden ist;
eine fünfzehnte Speicherzelle, die mit der vierten Wortleitung, der dritten Bitlei tung und der dritten Elektrodenleitung verbunden ist; und
eine sechzehnte Speicherzelle, die mit der vierten Wortleitung, der vierten Bitlei tung und der vierten Elektrodenleitung verbunden ist.

22. Ferroelektrische Speichervorrichtung, die aufweist:
einen Speicherzellenarray, der eine Vielzahl von Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jede der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer dritten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit der ersten Wortleitung, einer fünften Bitleitung und einer dritten Elektrodenleitung verbunden ist;
eine vierte Speicherzelle, die mit der ersten Wortleitung, einer siebten Bitleitung und einer vierten Elektrodenleitung verbunden ist;
eine fünfte Speicherzelle, die mit einer zweiten Wortleitung, einer zweiten Bitlei tung und der ersten Elektrodenleitung verbunden ist;
eine sechste Speicherzelle, die mit der zweiten Wortleitung, einer vierten Bitlei tung und der zweiten Elektrodenleitung verbunden ist;
eine siebte Speicherzelle, die mit der zweiten Wortleitung, einer sechsten Bitlei tung und der dritten Elektrodenleitung verbunden ist;
eine achte Speicherzelle, die mit der zweiten Wortleitung, einer achten Bitleitung und der vierten Elektrodenleitung verbunden ist;
eine neunte Speicherzelle, die mit einer dritten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine zehnte Speicherzelle, die mit der dritten Wortleitung, der dritten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine elfte Speicherzelle, die mit der dritten Wortleitung, der fünften Bitleitung und der dritten Elektrodenleitung verbunden ist;
eine zwölfte Speicherzelle, die mit der dritten Wortleitung, der siebten Bitleitung und der vierten Elektrodenleitung verbunden ist;
eine dreizehnte Speicherzelle, die mit einer vierten Wortleitung, einer zweiten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine vierzehnte Speicherzelle, die mit der vierten Wortleitung, der vierten Bitlei tung und der zweiten Elektrodenleitung verbunden ist;
eine fünfzehnte Speicherzelle, die mit der vierten Wortleitung, der sechsten Bit leitung und der dritten Elektrodenleitung verbunden ist; und
eine sechzehnte Speicherzelle, die mit der vierten Wortleitung, der achten Bitlei tung und der vierten Elektrodenleitung verbunden ist.

23. Ferroelektrische Speichervorrichtung, die aufweist:
einen Speicherzellenarray, der eine Vielzahl von Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jede der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer zweiten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit der ersten Wortleitung, einer dritten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine vierte Speicherzelle, die mit der ersten Wortleitung, einer vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine fünfte Speicherzelle, die mit einer zweiten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine sechste Speicherzelle, die mit der zweiten Wortleitung, der zweiten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine siebte Speicherzelle, die mit der zweiten Wortleitung, der dritten Bitleitung und der zweiten Elektrodenleitung verbunden ist; und
eine achte Speicherzelle, die mit der zweiten Wortleitung, der vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist.

24. Ferroelektrische Speichervorrichtung die aufweist:
einen Speicherzellenarray, der eine Vielzahl von Arrayeinheiten enthält, die in Zeilen und Spalten angeordnet sind, wobei jede der Arrayeinheiten aufweist:
eine erste Speicherzelle, die mit einer ersten Wortleitung, einer ersten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine zweite Speicherzelle, die mit der ersten Wortleitung, einer zweiten Bitleitung und einer ersten Elektrodenleitung verbunden ist;
eine dritte Speicherzelle, die mit der ersten Wortleitung, einer dritten Bitleitung und einer zweiten Elektrodenleitung verbunden ist;
eine vierte Speicherzelle, die mit der ersten Wortleitung, einer vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine fünfte Speicherzelle, die mit der zweiten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine sechste Speicherzelle, die mit der zweiten Wortleitung, der zweiten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine siebte Speicherzelle, die mit der zweiten Wortleitung, der dritten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine achte Speicherzelle, die mit der zweiten Wortleitung, der vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine neunte Speicherzelle, die mit einer dritten Wortleitung, der ersten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine zehnte Speicherzelle, die mit der dritten Wortleitung, der zweiten Bitleitung und der ersten Elektrodenleitung verbunden ist;
eine elfte Speicherzelle, die mit der dritten Wortleitung, der dritten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine zwölfte Speicherzelle, die mit der dritten Wortleitung, der vierten Bitleitung und der zweiten Elektrodenleitung verbunden ist;
eine dreizehnte Speicherzelle, die mit einer vierten Wortleitung, der ersten Bitlei tung und der ersten Elektrodenleitung verbunden ist;
eine vierzehnte Speicherzelle, die mit der vierten Wortleitung, der zweiten Bitlei tung und der ersten Elektrodenleitung verbunden ist;
eine fünfzehnte Speicherzelle, die mit der vierten Wortleitung, der dritten Bitlei tung und der zweiten Elektrodenleitung verbunden ist; und
eine sechzehnte Speicherzelle, die mit der vierten Wortleitung, der vierten Bitlei tung und der zweiten Elektrodenleitung verbunden ist.