JP2002260379A - 異なるプレートラインに連結された行のメモリセルを有する強誘電体メモリ装置 - Google Patents
異なるプレートラインに連結された行のメモリセルを有する強誘電体メモリ装置Info
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-
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 異なるプレートラインに連結された行のメモ
リセルを有する強誘電体メモリ装置を提供する。 【解決手段】 本発明よる強誘電体メモリ装置は、第１
方向に沿って伸長する複数の並列ワードライン、第１方
向を横切る第２方向に沿って伸長する複数の並列ビット
ライン、そして、第１方向に沿って伸長する複数の並列
プレートラインを含む。複数のメモリセルは第１及び第
２方向に沿って行と列に配列される。各メモリセルはワ
ードラインのうち１つとビットラインのうち１つに連結
されたトランジスタと、トランジスタとプレートライン
のうち、１つに連結された強誘電体キャパシタを含む。
各行に配列されたセルは各々のワードラインに連結され
る。任意の行のメモリセルのうち、第１及び第２サブセ
ットの強誘電体キャパシタは各々の第１及び第２プレー
トラインに連結される。
リセルを有する強誘電体メモリ装置を提供する。 【解決手段】 本発明よる強誘電体メモリ装置は、第１
方向に沿って伸長する複数の並列ワードライン、第１方
向を横切る第２方向に沿って伸長する複数の並列ビット
ライン、そして、第１方向に沿って伸長する複数の並列
プレートラインを含む。複数のメモリセルは第１及び第
２方向に沿って行と列に配列される。各メモリセルはワ
ードラインのうち１つとビットラインのうち１つに連結
されたトランジスタと、トランジスタとプレートライン
のうち、１つに連結された強誘電体キャパシタを含む。
各行に配列されたセルは各々のワードラインに連結され
る。任意の行のメモリセルのうち、第１及び第２サブセ
ットの強誘電体キャパシタは各々の第１及び第２プレー
トラインに連結される。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置にかか
り、より詳細には、強誘電体メモリ装置に関するもので
ある。
り、より詳細には、強誘電体メモリ装置に関するもので
ある。
【０００２】
【従来の技術】ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置
は、一般に、ジルコン酸鉛（ｌｅａｄ ｚｉｒｃｏｎａ
ｔｅ）とチタン酸塩（ｔｉｔａｎａｔｅ）化合物のよう
な強誘電性物質を含む誘電物質を有する貯蔵キャパシタ
を含む。ＦＲＡＭのために使用されるセル構造は、１つ
のトランジスタと１つのキャパシタ（“１ＴＣ”セル構
造と呼ぶ）を利用したセル構造と、２つのトランジスタ
と２つのキャパシタ（“２ＴＣ”セル構造と呼ぶ）を利
用したセル構造を含む。２ＴＣ構造は、米国特許第４，
８７３，６６４号に開示されている。１ＴＣ構造は、米
国特許第５，９７８，２５１号に開示されている。ＤＲ
ＡＭのようなＦＲＡＭは、例えば、米国特許第６，１３
７，７１１号に説明されたような共有（又は、オフ）ビ
ットライン構造と、米国特許第６，１５１，２４３号及
び第５，８８０，９８９号に説明されたようなフォルデ
ィド（ｆｏｌｄｅｄ）ビットライン構造に分けられる。
一般に、キャパシタの電極に所定の電圧パルス信号を印
加して、キャパシタの上に電荷を決定することによっ
て、データがＦＲＡＭから読み出される。
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置
は、一般に、ジルコン酸鉛（ｌｅａｄ ｚｉｒｃｏｎａ
ｔｅ）とチタン酸塩（ｔｉｔａｎａｔｅ）化合物のよう
な強誘電性物質を含む誘電物質を有する貯蔵キャパシタ
を含む。ＦＲＡＭのために使用されるセル構造は、１つ
のトランジスタと１つのキャパシタ（“１ＴＣ”セル構
造と呼ぶ）を利用したセル構造と、２つのトランジスタ
と２つのキャパシタ（“２ＴＣ”セル構造と呼ぶ）を利
用したセル構造を含む。２ＴＣ構造は、米国特許第４，
８７３，６６４号に開示されている。１ＴＣ構造は、米
国特許第５，９７８，２５１号に開示されている。ＤＲ
ＡＭのようなＦＲＡＭは、例えば、米国特許第６，１３
７，７１１号に説明されたような共有（又は、オフ）ビ
ットライン構造と、米国特許第６，１５１，２４３号及
び第５，８８０，９８９号に説明されたようなフォルデ
ィド（ｆｏｌｄｅｄ）ビットライン構造に分けられる。
一般に、キャパシタの電極に所定の電圧パルス信号を印
加して、キャパシタの上に電荷を決定することによっ
て、データがＦＲＡＭから読み出される。
【０００３】高密度ＦＲＡＭを製造するために、一般
に、できるだけ多いキャパシタを１つのプレートライン
に連結することが望ましい。しかし、プレートラインに
連結され得るキャパシタの数は、一般にキャパシタのキ
ャパシタンスによって制限される。１つのプレートライ
ンに連結できるメモリセルの数が少ないので、プレート
ラインを制御するために比較的多い回路を利用する必要
がある。結果的に、チップサイズが増加する。
に、できるだけ多いキャパシタを１つのプレートライン
に連結することが望ましい。しかし、プレートラインに
連結され得るキャパシタの数は、一般にキャパシタのキ
ャパシタンスによって制限される。１つのプレートライ
ンに連結できるメモリセルの数が少ないので、プレート
ラインを制御するために比較的多い回路を利用する必要
がある。結果的に、チップサイズが増加する。
【０００４】図１及び図２は、各々共有及びフォルディ
ドビットライン構造のための１ＴＣメモリセルの従来メ
モリセル配列を示す。図１に示す共有ビットライン構造
において、メモリセルアレイユニットＭＣ１０はマトリ
ックス形態に配列される。アレイユニットＭＣ１０の内
部のメモリセルは、ｉ番目のワードラインＷＬｉに連結
されたゲートとｉ番目のビットラインＢＬｉとキャパシ
タＣＦ０との間に連結されたチャンネルを有するＮチャ
ンネル金属酸化トランジスタＮＭＯＳ（Ｎ０）を含む。
同一のビットラインに連結されたメモリセルは各々の異
なるプレートラインＰＬｉ，ＰＬｉ＋１に連結される。
ドビットライン構造のための１ＴＣメモリセルの従来メ
モリセル配列を示す。図１に示す共有ビットライン構造
において、メモリセルアレイユニットＭＣ１０はマトリ
ックス形態に配列される。アレイユニットＭＣ１０の内
部のメモリセルは、ｉ番目のワードラインＷＬｉに連結
されたゲートとｉ番目のビットラインＢＬｉとキャパシ
タＣＦ０との間に連結されたチャンネルを有するＮチャ
ンネル金属酸化トランジスタＮＭＯＳ（Ｎ０）を含む。
同一のビットラインに連結されたメモリセルは各々の異
なるプレートラインＰＬｉ，ＰＬｉ＋１に連結される。
【０００５】図２に示すフォルディドビットライン構造
において、２つのメモリセルアレイユニットＭＣ２０は
隣接したビットラインＢＬｉ，ＢＬｉ＋１によって動作
され、アレイユニットＭＣ２０の２つのメモリセルのキ
ャパシタは、ワードラインＷＬｉ，ＷＬｉ＋１に各々連
結され、１つのプレートラインＰＬｉに共通に連結され
る。このような構造は、図１のオプンビットライン構造
より高集積化され得る。しかし、１つのプレートライン
に連結されたキャパシタの数が制限される。結果的に、
プレートラインを選択するために多くの回路が要求さ
れ、これはチップサイズを増加させる。
において、２つのメモリセルアレイユニットＭＣ２０は
隣接したビットラインＢＬｉ，ＢＬｉ＋１によって動作
され、アレイユニットＭＣ２０の２つのメモリセルのキ
ャパシタは、ワードラインＷＬｉ，ＷＬｉ＋１に各々連
結され、１つのプレートラインＰＬｉに共通に連結され
る。このような構造は、図１のオプンビットライン構造
より高集積化され得る。しかし、１つのプレートライン
に連結されたキャパシタの数が制限される。結果的に、
プレートラインを選択するために多くの回路が要求さ
れ、これはチップサイズを増加させる。
【０００６】
【発明が解決しようとする課題】本発明は、集積化に有
利な強誘電体メモリ装置を提供することを目的とする。
利な強誘電体メモリ装置を提供することを目的とする。
【０００７】本発明は、１つのプレートラインに連結さ
れたキャパシタの数を増加させる強誘電体メモリ装置を
提供することを他の目的とする。
れたキャパシタの数を増加させる強誘電体メモリ装置を
提供することを他の目的とする。
【０００８】
【課題を解決するための手段】本発明の実施形態による
と、強誘電体メモリ装置は、第１方向に沿って伸長する
複数の並列ワードライン、第１方向を横切る第２方向に
沿って伸長する複数の並列ビットライン、そして、第１
方向に沿って伸長する複数の並列プレートラインを含
む。複数のメモリセルは第１及び第２方向に沿って行と
列に配列されている。各メモリセルはワードラインのう
ち１つとビットラインのうち１つに連結されたトランジ
スタと、トランジスタとプレートラインのうち、１つの
連結された強誘電体キャパシタを含む。各行に配列され
たセルは各々のワードラインに連結される。任意の行の
メモリセルのうち、第１及び第２サブセットの強誘電体
キャパシタは各々の第１及び第２プレートラインに連結
される。
と、強誘電体メモリ装置は、第１方向に沿って伸長する
複数の並列ワードライン、第１方向を横切る第２方向に
沿って伸長する複数の並列ビットライン、そして、第１
方向に沿って伸長する複数の並列プレートラインを含
む。複数のメモリセルは第１及び第２方向に沿って行と
列に配列されている。各メモリセルはワードラインのう
ち１つとビットラインのうち１つに連結されたトランジ
スタと、トランジスタとプレートラインのうち、１つの
連結された強誘電体キャパシタを含む。各行に配列され
たセルは各々のワードラインに連結される。任意の行の
メモリセルのうち、第１及び第２サブセットの強誘電体
キャパシタは各々の第１及び第２プレートラインに連結
される。
【０００９】本発明の他の実施形態において、プレート
ラインは隣接したプレートラインの複数の対に配列さ
れ、その結果、隣接したビットラインの第１対はメモリ
セルの１対の行によって、隣接したプレートラインの第
２対から分離される。隣接したプレートラインの第１対
に隣接したメモリセルの行に属するメモリセルは第１方
向に沿って配列された第１及び第２プレートラインに交
互に連結される。各列のメモリセルは各ビットラインに
連結されたり、任意の列のメモリセルは第２方向に沿っ
て配列された第１及び第２ビットラインに交互に連結さ
れる。
ラインは隣接したプレートラインの複数の対に配列さ
れ、その結果、隣接したビットラインの第１対はメモリ
セルの１対の行によって、隣接したプレートラインの第
２対から分離される。隣接したプレートラインの第１対
に隣接したメモリセルの行に属するメモリセルは第１方
向に沿って配列された第１及び第２プレートラインに交
互に連結される。各列のメモリセルは各ビットラインに
連結されたり、任意の列のメモリセルは第２方向に沿っ
て配列された第１及び第２ビットラインに交互に連結さ
れる。
【００１０】本発明の他の実施形態において、隣接した
プレートラインの第１及び第２対は第１及び第２対の隣
接したプレートラインを分離するメモリセルの１対の行
全部に属するメモリセルに連結される。各列のメモリセ
ルは各々のビットラインに連結されたり、メモリセルの
列に属するメモリセルは第２方向に沿って配列される第
１及び第２ビットラインに交互の連結される。他の実施
形態において、１対の隣接したビットラインは１対のビ
ットラインの反対側に位置したメモリセルの第１及び第
２行に属するメモリセルに連結される。
プレートラインの第１及び第２対は第１及び第２対の隣
接したプレートラインを分離するメモリセルの１対の行
全部に属するメモリセルに連結される。各列のメモリセ
ルは各々のビットラインに連結されたり、メモリセルの
列に属するメモリセルは第２方向に沿って配列される第
１及び第２ビットラインに交互の連結される。他の実施
形態において、１対の隣接したビットラインは１対のビ
ットラインの反対側に位置したメモリセルの第１及び第
２行に属するメモリセルに連結される。
【００１１】本発明の他の実施形態において、プレート
ラインはメモリセルの隣接した行の対によって分離され
る。他の実施形態において、プレートラインは第１方向
に沿って配列された他の列のメモリセルに連結される。
各列のメモリセルは各々のビットラインに連結された
り、メモリセルの列に属するメモリセルは第２ビットラ
インに沿って配列された第１及び第２ビットラインに交
互に連結される。
ラインはメモリセルの隣接した行の対によって分離され
る。他の実施形態において、プレートラインは第１方向
に沿って配列された他の列のメモリセルに連結される。
各列のメモリセルは各々のビットラインに連結された
り、メモリセルの列に属するメモリセルは第２ビットラ
インに沿って配列された第１及び第２ビットラインに交
互に連結される。
【００１２】図３に示す本発明の実施形態において、共
有ビットライン構造を有するメモリ装置は行と列に配列
されたメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３を含
み、各列のメモリセルは各々のビットラインＢＬｉ，Ｂ
Ｌｉ＋１，ＢＬｉ＋２，ＢＬｉ＋３に連結されている。
メモリセルキャパシタＣＦ０，ＣＦ１，ＣＦ２，ＣＦ３
は行方向に伸長するプレートラインＰＬｊ，ＰＬｊ＋１
に連結され、その結果、任意の行のメモリセルはプレー
トラインＰＬｊ，ＰＬｊ＋１に相互に連結される。１対
の隣接したプレートラインＰＬｊ，ＰＬｊ＋１は２つの
行のメモリセルによって他の対の隣接したプレートライ
ンＰＬｊ＋２，ＰＬｊ＋３から分離される。共有ビット
ライン構造において、他のメモリセルアレイが一群の基
準（又は相補）ビットラインに連結され、ビットライン
の郡の間に感知増幅器が配置されることは理解され得
る。４つのメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３
は反復的的なアレイユニットＭＡ３０を構成する。
有ビットライン構造を有するメモリ装置は行と列に配列
されたメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３を含
み、各列のメモリセルは各々のビットラインＢＬｉ，Ｂ
Ｌｉ＋１，ＢＬｉ＋２，ＢＬｉ＋３に連結されている。
メモリセルキャパシタＣＦ０，ＣＦ１，ＣＦ２，ＣＦ３
は行方向に伸長するプレートラインＰＬｊ，ＰＬｊ＋１
に連結され、その結果、任意の行のメモリセルはプレー
トラインＰＬｊ，ＰＬｊ＋１に相互に連結される。１対
の隣接したプレートラインＰＬｊ，ＰＬｊ＋１は２つの
行のメモリセルによって他の対の隣接したプレートライ
ンＰＬｊ＋２，ＰＬｊ＋３から分離される。共有ビット
ライン構造において、他のメモリセルアレイが一群の基
準（又は相補）ビットラインに連結され、ビットライン
の郡の間に感知増幅器が配置されることは理解され得
る。４つのメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３
は反復的的なアレイユニットＭＡ３０を構成する。
【００１３】メモリセルアレイＭＣ０は、ワードライン
ＷＬｉに連結されたゲートとビットラインＢＬｉに連結
されたドレインを有するパストランジスタＮ０と、パス
トランジスタＮ０とプレートラインＰＬｊとの間に連結
されたキャパシタＣＦ０を含む。メモリセルＭＣ１はパ
ストランジスタＮ１とキャパシタＣＦ１を含む。パスト
ランジスタＮ１はビットラインＢＬｉ＋１に連結された
ドレインとワードラインＷＬｉに連結されたゲートを有
する。キャパシタＣＦ１はパストランジスタＮ１とプレ
ートラインＰＬｊ＋１との間に連結される。メモリセル
ＭＣ２はビットラインＢＬｉに連結されたドレインとワ
ードラインＷＬｉ＋１に連結されたゲートを有するパス
トランジスタＮ２と、パストランジスタＮ２とプレート
ラインＰＬｊとの間に連結されたキャパシタＣＦ２を含
む。ビットラインＢＬｊに対応する列のメモリセルＭＣ
０，ＭＣ２のキャパシタＣＦ０，ＣＦ２は同一のプレー
トラインＰＬｊに連結される。メモリセルＭＣ３はビッ
トラインＢＬｉ＋１に連結されたドレインとワードライ
ンＷＬｉ＋１に連結されたゲートを有するパストランジ
スタＮ３と、パストランジスタＮ３とプレートラインＰ
Ｌｊ＋１との間に連結されたキャパシタＣＦ３を含む。
メモリセルＭＣ１，ＭＣ３のキャパシタＣＦ１，ＣＦ３
はプレートラインＰＬｊ＋１に連結される。アレイユニ
ットＭＡ３０は行と列に配列される。
ＷＬｉに連結されたゲートとビットラインＢＬｉに連結
されたドレインを有するパストランジスタＮ０と、パス
トランジスタＮ０とプレートラインＰＬｊとの間に連結
されたキャパシタＣＦ０を含む。メモリセルＭＣ１はパ
ストランジスタＮ１とキャパシタＣＦ１を含む。パスト
ランジスタＮ１はビットラインＢＬｉ＋１に連結された
ドレインとワードラインＷＬｉに連結されたゲートを有
する。キャパシタＣＦ１はパストランジスタＮ１とプレ
ートラインＰＬｊ＋１との間に連結される。メモリセル
ＭＣ２はビットラインＢＬｉに連結されたドレインとワ
ードラインＷＬｉ＋１に連結されたゲートを有するパス
トランジスタＮ２と、パストランジスタＮ２とプレート
ラインＰＬｊとの間に連結されたキャパシタＣＦ２を含
む。ビットラインＢＬｊに対応する列のメモリセルＭＣ
０，ＭＣ２のキャパシタＣＦ０，ＣＦ２は同一のプレー
トラインＰＬｊに連結される。メモリセルＭＣ３はビッ
トラインＢＬｉ＋１に連結されたドレインとワードライ
ンＷＬｉ＋１に連結されたゲートを有するパストランジ
スタＮ３と、パストランジスタＮ３とプレートラインＰ
Ｌｊ＋１との間に連結されたキャパシタＣＦ３を含む。
メモリセルＭＣ１，ＭＣ３のキャパシタＣＦ１，ＣＦ３
はプレートラインＰＬｊ＋１に連結される。アレイユニ
ットＭＡ３０は行と列に配列される。
【００１４】１つのメモリセルに対するライト又はリー
ド動作を実行するためには、ワードライン、プレートラ
イン、そして、ビットラインが同時に活性化される。特
に、ワードラインが行デコーダによって選択的に制御さ
れ、ビットラインが入／出力ラインの連結を制御するゲ
ート回路（例えば、米国特許第５，９１７，７４６号に
開示）によって選択される。ワードラインＷＬｉとプレ
ートラインＰＬｊが活性化されると仮定すると、メモリ
セルＭＣ０が選択されて、ライト又はリード動作を実行
する。アレイユニットＭＡ３０の内部のワードラインＷ
Ｌｉ＋１とプレートラインＰＬｊ＋１が活性化されない
ので、他のメモリセルＭＣ１〜ＭＣ３はアクセスされな
い。
ド動作を実行するためには、ワードライン、プレートラ
イン、そして、ビットラインが同時に活性化される。特
に、ワードラインが行デコーダによって選択的に制御さ
れ、ビットラインが入／出力ラインの連結を制御するゲ
ート回路（例えば、米国特許第５，９１７，７４６号に
開示）によって選択される。ワードラインＷＬｉとプレ
ートラインＰＬｊが活性化されると仮定すると、メモリ
セルＭＣ０が選択されて、ライト又はリード動作を実行
する。アレイユニットＭＡ３０の内部のワードラインＷ
Ｌｉ＋１とプレートラインＰＬｊ＋１が活性化されない
ので、他のメモリセルＭＣ１〜ＭＣ３はアクセスされな
い。
【００１５】図３の構造は図１に示す構造と比較する
と、より高集積度を実現でき、これは２つのキャパシタ
がアレイユニットＭＡ３０の内部の１つのプレートライ
ンに連結されるためである。メモリセルＭＣ０が選択さ
れ、ＮＭＯＳトランジスタがターンオフされる時、メモ
リセルＭＣ２の内部のプレートラインＰＬｊの上のキャ
パシタンスＣ２は下記の式（１）で表される。
と、より高集積度を実現でき、これは２つのキャパシタ
がアレイユニットＭＡ３０の内部の１つのプレートライ
ンに連結されるためである。メモリセルＭＣ０が選択さ
れ、ＮＭＯＳトランジスタがターンオフされる時、メモ
リセルＭＣ２の内部のプレートラインＰＬｊの上のキャ
パシタンスＣ２は下記の式（１）で表される。
【００１６】 Ｃ２＝ＣＦ２×Ｃｊｎ２／（ＣＦ２＋ＣＦｊｎ２） …（１）
【００１７】ここで、Ｃｊｎ２はトランジスタＮ２のソ
ースとキャパシタＣＦ２との間の接合キャパシタンスで
ある。接合キャパシタンスＣｊｎ２の値は、約３ｆＦ
（１０ -15Ｆａｒａｄ）であり、これは約３００ｆＦで
あるキャパシタＣＦ２のキャパシタンスと比較する時、
非常に少ない。従って、共通に連結されるが、非選択さ
れたメモリセルのキャパシタンスからの影響は非常に少
ない。
ースとキャパシタＣＦ２との間の接合キャパシタンスで
ある。接合キャパシタンスＣｊｎ２の値は、約３ｆＦ
（１０ -15Ｆａｒａｄ）であり、これは約３００ｆＦで
あるキャパシタＣＦ２のキャパシタンスと比較する時、
非常に少ない。従って、共通に連結されるが、非選択さ
れたメモリセルのキャパシタンスからの影響は非常に少
ない。
【００１８】図４に示す本発明の実施形態において、任
意の行に沿って配列されたキャパシタは２つの行のメモ
リセルによって分離された２つのプレートラインＰＬ
ｊ，ＰＬｊ＋１に相互に連結されている。アレイユニッ
トＭＡ４０は８つのメモリセルＭＣ０〜ＭＣ７を含む。
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０
のドレイン及びゲートはビットラインＢＬｉとワードラ
インＷＬｉに各々連結され、キャパシタＣＦ０はプレー
トラインＰＬｊに連結される。メモリセルＭＣ１のＮＭ
ＯＳトランジスタＮ１のドレイン及びゲートはビットラ
インＢＬｉ＋１とワードラインＷＬｉに各々連結され、
キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結さ
れる。メモリセルＭＣ２において、ＮＭＯＳトランジス
タＮ２のドレイン及びゲートはビットラインＢＬｉとワ
ードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ
２はプレートラインＰＬｊに連結される。メモリセルＭ
Ｃ３において、ＮＭＯＳトランジスタＮ３のドレイン及
びゲートはビットラインＢＬｉ＋１とワードラインＷＬ
ｉ＋１に各々連結され、キャパシタＣＦ３はプレートラ
インＰＬｊ＋１に連結される。
意の行に沿って配列されたキャパシタは２つの行のメモ
リセルによって分離された２つのプレートラインＰＬ
ｊ，ＰＬｊ＋１に相互に連結されている。アレイユニッ
トＭＡ４０は８つのメモリセルＭＣ０〜ＭＣ７を含む。
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０
のドレイン及びゲートはビットラインＢＬｉとワードラ
インＷＬｉに各々連結され、キャパシタＣＦ０はプレー
トラインＰＬｊに連結される。メモリセルＭＣ１のＮＭ
ＯＳトランジスタＮ１のドレイン及びゲートはビットラ
インＢＬｉ＋１とワードラインＷＬｉに各々連結され、
キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結さ
れる。メモリセルＭＣ２において、ＮＭＯＳトランジス
タＮ２のドレイン及びゲートはビットラインＢＬｉとワ
ードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ
２はプレートラインＰＬｊに連結される。メモリセルＭ
Ｃ３において、ＮＭＯＳトランジスタＮ３のドレイン及
びゲートはビットラインＢＬｉ＋１とワードラインＷＬ
ｉ＋１に各々連結され、キャパシタＣＦ３はプレートラ
インＰＬｊ＋１に連結される。
【００１９】メモリセルＭＣ４において、ＮＭＯＳトラ
ンジスタＮ４のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ４はプレートラインＰＬｊに連結される。メモリ
セルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレ
イン及びゲートはビットラインＢＬｉ＋１とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ６
において、ＮＭＯＳトランジスタＮ６のドレイン及びゲ
ートはビットラインＢＬｉとワードラインＷＬｉ＋３に
各々連結され、キャパシタＣＦ６はプレートラインＰＬ
ｊに連結される。メモリセルＭＣ７において、ＮＭＯＳ
トランジスタＮ７のドレイン及びゲートはビットライン
ＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、
キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結さ
れる。
ンジスタＮ４のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ４はプレートラインＰＬｊに連結される。メモリ
セルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレ
イン及びゲートはビットラインＢＬｉ＋１とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ６
において、ＮＭＯＳトランジスタＮ６のドレイン及びゲ
ートはビットラインＢＬｉとワードラインＷＬｉ＋３に
各々連結され、キャパシタＣＦ６はプレートラインＰＬ
ｊに連結される。メモリセルＭＣ７において、ＮＭＯＳ
トランジスタＮ７のドレイン及びゲートはビットライン
ＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、
キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結さ
れる。
【００２０】メモリセルＭＣ０がワードラインＷＬｉ、
プレートラインＰＬｊ、そして、ビットラインＢＬｉの
活性化によって選択される時、他のメモリセルＭＣ１〜
ＭＣ７はオフ状態に維持される。４つのキャパシタが１
つのプレートラインに連結される時、ターンオフされた
メモリセルのキャパシタンスは約３ｆＦであり、これは
選択されたメモリセルＭＣ０の内部のキャパシタＣＦ０
の約３００ｆＦキャパシタンスと比較する時、非常に少
ない。
プレートラインＰＬｊ、そして、ビットラインＢＬｉの
活性化によって選択される時、他のメモリセルＭＣ１〜
ＭＣ７はオフ状態に維持される。４つのキャパシタが１
つのプレートラインに連結される時、ターンオフされた
メモリセルのキャパシタンスは約３ｆＦであり、これは
選択されたメモリセルＭＣ０の内部のキャパシタＣＦ０
の約３００ｆＦキャパシタンスと比較する時、非常に少
ない。
【００２１】図５に示す本発明の実施形態において、図
３と類似したプレートライン構造が使用される。プレー
トラインを選択するための回路の数は減少できる。その
結果、図４に示す構造と比較する時、より高集積度を実
現できる。前述のように、プレートラインの上の伝送負
荷の増加は、キャパシタの比較的大きいキャパシタンス
（約３００ｆＦ）によって正常動作にほとんど影響を与
えない。アレイユニットＭＡ５０は４つのメモリセルＭ
Ｃ０〜ＭＣ３を含む。
３と類似したプレートライン構造が使用される。プレー
トラインを選択するための回路の数は減少できる。その
結果、図４に示す構造と比較する時、より高集積度を実
現できる。前述のように、プレートラインの上の伝送負
荷の増加は、キャパシタの比較的大きいキャパシタンス
（約３００ｆＦ）によって正常動作にほとんど影響を与
えない。アレイユニットＭＡ５０は４つのメモリセルＭ
Ｃ０〜ＭＣ３を含む。
【００２２】メモリセルＭＣ０において、ＮＭＯＳトラ
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊに連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉ＋１に各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋１に連結される。
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊに連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉ＋１に各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋１に連結される。
【００２３】メモリセルＭＣ４において、ＮＭＯＳトラ
ンジスタＮ４のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ４はプレートラインＰＬｊに連結される。メモリ
セルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレ
イン及びゲートはビットラインＢＬｉ＋２とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ６
において、ＮＭＯＳトランジスタＮ６のドレイン及びゲ
ートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋
３に各々連結され、キャパシタＣＦ６はプレートライン
ＰＬｊに連結される。メモリセルＭＣ７において、ＮＭ
ＯＳトランジスタＮ７のドレイン及びゲートはビットラ
インＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結さ
れ、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連
結される。ワードラインＷＬｉ、ビットラインＢＬｉ、
そして、プレートラインＰＬｊが活性化されると、メモ
リセルＭＣ０は選択されるに対して、アレイユニットＭ
Ａ５０の内部の他のメモリセルＭＣ１〜ＭＣ３は選択さ
れない。
ンジスタＮ４のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ４はプレートラインＰＬｊに連結される。メモリ
セルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレ
イン及びゲートはビットラインＢＬｉ＋２とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ６
において、ＮＭＯＳトランジスタＮ６のドレイン及びゲ
ートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋
３に各々連結され、キャパシタＣＦ６はプレートライン
ＰＬｊに連結される。メモリセルＭＣ７において、ＮＭ
ＯＳトランジスタＮ７のドレイン及びゲートはビットラ
インＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結さ
れ、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連
結される。ワードラインＷＬｉ、ビットラインＢＬｉ、
そして、プレートラインＰＬｊが活性化されると、メモ
リセルＭＣ０は選択されるに対して、アレイユニットＭ
Ａ５０の内部の他のメモリセルＭＣ１〜ＭＣ３は選択さ
れない。
【００２４】図６はプレートラインＰＬｊ，ＰＬｊ＋１
が２つの行のメモリセルによって分離されることを除い
て、図４に示すものと類似した構造である。アレイユニ
ットＭＡ６０は８つのメモリセルＭＣ０〜ＭＣ７を含
む。
が２つの行のメモリセルによって分離されることを除い
て、図４に示すものと類似した構造である。アレイユニ
ットＭＡ６０は８つのメモリセルＭＣ０〜ＭＣ７を含
む。
【００２５】メモリセルＭＣ０において、ＮＭＯＳトラ
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊに連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉ＋１に各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋１に連結される。
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４
のドレイン及びゲートはビットラインＢＬｉとワードラ
インＷＬｉ＋２に各々連結され、キャパシタＣＦ４はプ
レートラインＰＬｊに連結される。メモリセルＭＣ５に
おいて、ＮＭＯＳトランジスタＮ５のドレイン及びゲー
トはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２
に各々連結され、キャパシタＣＦ５はプレートラインＰ
Ｌｊ＋１に連結される。メモリセルＭＣ６において、Ｎ
ＭＯＳトランジスタＮ６のドレイン及びゲートはビット
ラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結
され、キャパシタＣＦ６はプレートラインＰＬｊに連結
される。メモリセルＭＣ７において、ＮＭＯＳトランジ
スタＮ７のドレイン及びゲートはビットラインＢＬｉ＋
３とワードラインＷＬｉ＋３に各々連結され、キャパシ
タＣＦ７はプレートラインＰＬｊ＋１に連結される。
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊに連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉ＋１に各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋１に連結される。
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４
のドレイン及びゲートはビットラインＢＬｉとワードラ
インＷＬｉ＋２に各々連結され、キャパシタＣＦ４はプ
レートラインＰＬｊに連結される。メモリセルＭＣ５に
おいて、ＮＭＯＳトランジスタＮ５のドレイン及びゲー
トはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２
に各々連結され、キャパシタＣＦ５はプレートラインＰ
Ｌｊ＋１に連結される。メモリセルＭＣ６において、Ｎ
ＭＯＳトランジスタＮ６のドレイン及びゲートはビット
ラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結
され、キャパシタＣＦ６はプレートラインＰＬｊに連結
される。メモリセルＭＣ７において、ＮＭＯＳトランジ
スタＮ７のドレイン及びゲートはビットラインＢＬｉ＋
３とワードラインＷＬｉ＋３に各々連結され、キャパシ
タＣＦ７はプレートラインＰＬｊ＋１に連結される。
【００２６】４つのキャパシタがアレイユニットＭＡ６
０の内部の１つのプレートラインに連結されるによっ
て、集積度が向上される。アレイユニットＭＡ６０に対
するリード及びライト動作は前述と類似である。即ち、
特定なワードライン、ビットライン、そして、プレート
ライン組合が活性化される時、プレートラインに連結さ
れた１つのセルが選択され、プレートラインに連結され
た他のセルは非選択状態に維持される。
０の内部の１つのプレートラインに連結されるによっ
て、集積度が向上される。アレイユニットＭＡ６０に対
するリード及びライト動作は前述と類似である。即ち、
特定なワードライン、ビットライン、そして、プレート
ライン組合が活性化される時、プレートラインに連結さ
れた１つのセルが選択され、プレートラインに連結され
た他のセルは非選択状態に維持される。
【００２７】図７は本発明の他の実施形態による構造を
示し、これは図３と類似したプレートライン構造を含
む。アレイユニットＭＡ７０は１６つのメモリセルＭＣ
０〜ＭＣ１５を含む。
示し、これは図３と類似したプレートライン構造を含
む。アレイユニットＭＡ７０は１６つのメモリセルＭＣ
０〜ＭＣ１５を含む。
【００２８】メモリセルＭＣ０において、ＮＭＯＳトラ
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋２とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊ＋２
に連結される。メモリセルＭＣ３において、ＮＭＯＳト
ランジスタＮ３のドレイン及びゲートはビットラインＢ
Ｌｉ＋３とワードラインＷＬｉに各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋３に連結される。
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４
のドレイン及びゲートはビットラインＢＬｉとワードラ
インＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプ
レートラインＰＬｊに連結される。メモリセルＭＣ５に
おいて、ＮＭＯＳトランジスタＮ５のドレイン及びゲー
トはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１
に各々連結され、キャパシタＣＦ５はプレートラインＰ
Ｌｊ＋１に連結される。メモリセルＭＣ６において、Ｎ
ＭＯＳトランジスタＮ６のドレイン及びゲートはビット
ラインＢＬｉ＋２とワードラインＷＬｉ＋１に各々連結
され、キャパシタＣＦ６はプレートラインＰＬｊ＋２に
連結される。メモリセルＭＣ７において、ＮＭＯＳトラ
ンジスタＮ７のドレイン及びゲートはビットラインＢＬ
ｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャ
パシタＣＦ７はプレートラインＰＬｊ＋３に連結され
る。
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋２とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊ＋２
に連結される。メモリセルＭＣ３において、ＮＭＯＳト
ランジスタＮ３のドレイン及びゲートはビットラインＢ
Ｌｉ＋３とワードラインＷＬｉに各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋３に連結される。
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４
のドレイン及びゲートはビットラインＢＬｉとワードラ
インＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプ
レートラインＰＬｊに連結される。メモリセルＭＣ５に
おいて、ＮＭＯＳトランジスタＮ５のドレイン及びゲー
トはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１
に各々連結され、キャパシタＣＦ５はプレートラインＰ
Ｌｊ＋１に連結される。メモリセルＭＣ６において、Ｎ
ＭＯＳトランジスタＮ６のドレイン及びゲートはビット
ラインＢＬｉ＋２とワードラインＷＬｉ＋１に各々連結
され、キャパシタＣＦ６はプレートラインＰＬｊ＋２に
連結される。メモリセルＭＣ７において、ＮＭＯＳトラ
ンジスタＮ７のドレイン及びゲートはビットラインＢＬ
ｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャ
パシタＣＦ７はプレートラインＰＬｊ＋３に連結され
る。
【００２９】メモリセルＭＣ８において、ＮＭＯＳトラ
ンジスタＮ８のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ８はプレートラインＰＬｊに連結される。メモリ
セルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレ
イン及びゲートはビットラインＢＬｉ＋１とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ１
０において、ＮＭＯＳトランジスタＮ１０のドレイン及
びゲートはビットラインＢＬｉ＋２とワードラインＷＬ
ｉ＋２に各々連結され、キャパシタＣＦ１０はプレート
ラインＰＬｊ＋２に連結される。メモリセルＭＣ１１に
おいて、ＮＭＯＳトランジスタＮ１１のドレイン及びゲ
ートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋
２に各々連結され、キャパシタＣＦ１１はプレートライ
ンＰＬｊ＋３に連結される。メモリセルＭＣ１２におい
て、ＮＭＯＳトランジスタＮ１２のドレイン及びゲート
はビットラインＢＬｉとワードラインＷＬｉ＋３に各々
連結され、キャパシタＣＦ１２はプレートラインＰＬｊ
に連結される。メモリセルＭＣ１３において、ＮＭＯＳ
トランジスタＮ１３のドレイン及びゲートはビットライ
ンＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結さ
れ、キャパシタＣＦ１３はプレートラインＰＬｊ＋１に
連結される。メモリセルＭＣ１４において、ＮＭＯＳト
ランジスタＮ１４のドレイン及びゲートはビットライン
ＢＬｉ＋２とワードラインＷＬｉ＋３に各々連結され、
キャパシタＣＦ１４はプレートラインＰＬｊ＋２に連結
される。メモリセルＭＣ１５において、ＮＭＯＳトラン
ジスタＮ１５のドレイン及びゲートはビットラインＢＬ
ｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャ
パシタＣＦ１５はプレートラインＰＬｊ＋３に連結され
る。
ンジスタＮ８のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ８はプレートラインＰＬｊに連結される。メモリ
セルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレ
イン及びゲートはビットラインＢＬｉ＋１とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ１
０において、ＮＭＯＳトランジスタＮ１０のドレイン及
びゲートはビットラインＢＬｉ＋２とワードラインＷＬ
ｉ＋２に各々連結され、キャパシタＣＦ１０はプレート
ラインＰＬｊ＋２に連結される。メモリセルＭＣ１１に
おいて、ＮＭＯＳトランジスタＮ１１のドレイン及びゲ
ートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋
２に各々連結され、キャパシタＣＦ１１はプレートライ
ンＰＬｊ＋３に連結される。メモリセルＭＣ１２におい
て、ＮＭＯＳトランジスタＮ１２のドレイン及びゲート
はビットラインＢＬｉとワードラインＷＬｉ＋３に各々
連結され、キャパシタＣＦ１２はプレートラインＰＬｊ
に連結される。メモリセルＭＣ１３において、ＮＭＯＳ
トランジスタＮ１３のドレイン及びゲートはビットライ
ンＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結さ
れ、キャパシタＣＦ１３はプレートラインＰＬｊ＋１に
連結される。メモリセルＭＣ１４において、ＮＭＯＳト
ランジスタＮ１４のドレイン及びゲートはビットライン
ＢＬｉ＋２とワードラインＷＬｉ＋３に各々連結され、
キャパシタＣＦ１４はプレートラインＰＬｊ＋２に連結
される。メモリセルＭＣ１５において、ＮＭＯＳトラン
ジスタＮ１５のドレイン及びゲートはビットラインＢＬ
ｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャ
パシタＣＦ１５はプレートラインＰＬｊ＋３に連結され
る。
【００３０】４つのキャパシタがアレイユニットＭＡ７
０の内部の１つのプレートラインに連結されるに従っ
て、集積度が向上される。前述の動作と同様に、ワード
ラインＷＬｉ、プレートラインＰＬｊと、ビットライン
ＢＬｉがリード又はライトの動作の時に活性される時、
例えば、メモリセルＭＣ０だけが選択されるに対して、
プレートラインＰＬｊに連結された他のメモリセルは非
選択状態に維持される。
０の内部の１つのプレートラインに連結されるに従っ
て、集積度が向上される。前述の動作と同様に、ワード
ラインＷＬｉ、プレートラインＰＬｊと、ビットライン
ＢＬｉがリード又はライトの動作の時に活性される時、
例えば、メモリセルＭＣ０だけが選択されるに対して、
プレートラインＰＬｊに連結された他のメモリセルは非
選択状態に維持される。
【００３１】図８は図３と類似したプレートライン構造
を利用した本発明の実施形態による構造を示す。アレイ
ユニットＭＡ８０は１６つのメモリセルＭＣ０〜ＭＣ１
５を含む。
を利用した本発明の実施形態による構造を示す。アレイ
ユニットＭＡ８０は１６つのメモリセルＭＣ０〜ＭＣ１
５を含む。
【００３２】メモリセルＭＣ０において、ＮＭＯＳトラ
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋４とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊ＋２
に連結される。メモリセルＭＣ３において、ＮＭＯＳト
ランジスタＮ３のドレイン及びゲートはビットラインＢ
Ｌｉ＋６とワードラインＷＬｉに各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋３に連結される。
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４
のドレイン及びゲートはビットラインＢＬｉ＋１とワー
ドラインＷＬｉ＋１に各々連結され、キャパシタＣＦ４
はプレートラインＰＬｊに連結される。メモリセルＭＣ
５において、ＮＭＯＳトランジスタＮ５のドレイン及び
ゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ
＋１に各々連結され、キャパシタＣＦ５はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ６におい
て、ＮＭＯＳトランジスタＮ６のドレイン及びゲートは
ビットラインＢＬｉ＋５とワードラインＷＬｉ＋１に各
々連結され、キャパシタＣＦ６はプレートラインＰＬｊ
＋２に連結される。メモリセルＭＣ７において、ＮＭＯ
ＳトランジスタＮ７のドレイン及びゲートはビットライ
ンＢＬｉ＋７とワードラインＷＬｉ＋１に各々連結さ
れ、キャパシタＣＦ７はプレートラインＰＬｊ＋３に連
結される。
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋２とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ２におい
て、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは
ビットラインＢＬｉ＋４とワードラインＷＬｉに各々連
結され、キャパシタＣＦ２はプレートラインＰＬｊ＋２
に連結される。メモリセルＭＣ３において、ＮＭＯＳト
ランジスタＮ３のドレイン及びゲートはビットラインＢ
Ｌｉ＋６とワードラインＷＬｉに各々連結され、キャパ
シタＣＦ３はプレートラインＰＬｊ＋３に連結される。
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４
のドレイン及びゲートはビットラインＢＬｉ＋１とワー
ドラインＷＬｉ＋１に各々連結され、キャパシタＣＦ４
はプレートラインＰＬｊに連結される。メモリセルＭＣ
５において、ＮＭＯＳトランジスタＮ５のドレイン及び
ゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ
＋１に各々連結され、キャパシタＣＦ５はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ６におい
て、ＮＭＯＳトランジスタＮ６のドレイン及びゲートは
ビットラインＢＬｉ＋５とワードラインＷＬｉ＋１に各
々連結され、キャパシタＣＦ６はプレートラインＰＬｊ
＋２に連結される。メモリセルＭＣ７において、ＮＭＯ
ＳトランジスタＮ７のドレイン及びゲートはビットライ
ンＢＬｉ＋７とワードラインＷＬｉ＋１に各々連結さ
れ、キャパシタＣＦ７はプレートラインＰＬｊ＋３に連
結される。
【００３３】メモリセルＭＣ８において、ＮＭＯＳトラ
ンジスタＮ８のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ８はプレートラインＰＬｊに連結される。メモリ
セルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレ
イン及びゲートはビットラインＢＬｉ＋２とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ１
０において、ＮＭＯＳトランジスタＮ１０のドレイン及
びゲートはビットラインＢＬｉ＋４とワードラインＷＬ
ｉ＋２に各々連結され、キャパシタＣＦ１０はプレート
ラインＰＬｊ＋２に連結される。メモリセルＭＣ１１に
おいて、ＮＭＯＳトランジスタＮ１１のドレイン及びゲ
ートはビットラインＢＬｉ＋７とワードラインＷＬｉ＋
２に各々連結され、キャパシタＣＦ１１はプレートライ
ンＰＬｊ＋３に連結される。メモリセルＭＣ１２におい
て、ＮＭＯＳトランジスタＮ１２のドレイン及びゲート
はビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に
各々連結され、キャパシタＣＦ１２はプレートラインＰ
Ｌｊに連結される。メモリセルＭＣ１３において、ＮＭ
ＯＳトランジスタＮ１３のドレイン及びゲートはビット
ラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結
され、キャパシタＣＦ１３はプレートラインＰＬｊ＋１
に連結される。メモリセルＭＣ１４において、ＮＭＯＳ
トランジスタＮ１４のドレイン及びゲートはビットライ
ンＢＬｉ＋５とワードラインＷＬｉ＋３に各々連結さ
れ、キャパシタＣＦ１４はプレートラインＰＬｊ＋２に
連結される。メモリセルＭＣ１５において、ＮＭＯＳト
ランジスタＮ１５のドレイン及びゲートはビットライン
ＢＬｉ＋７とワードラインＷＬｉ＋３に各々連結され、
キャパシタＣＦ１５はプレートラインＰＬｊ＋３に連結
される。
ンジスタＮ８のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ８はプレートラインＰＬｊに連結される。メモリ
セルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレ
イン及びゲートはビットラインＢＬｉ＋２とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレ
ートラインＰＬｊ＋１に連結される。メモリセルＭＣ１
０において、ＮＭＯＳトランジスタＮ１０のドレイン及
びゲートはビットラインＢＬｉ＋４とワードラインＷＬ
ｉ＋２に各々連結され、キャパシタＣＦ１０はプレート
ラインＰＬｊ＋２に連結される。メモリセルＭＣ１１に
おいて、ＮＭＯＳトランジスタＮ１１のドレイン及びゲ
ートはビットラインＢＬｉ＋７とワードラインＷＬｉ＋
２に各々連結され、キャパシタＣＦ１１はプレートライ
ンＰＬｊ＋３に連結される。メモリセルＭＣ１２におい
て、ＮＭＯＳトランジスタＮ１２のドレイン及びゲート
はビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に
各々連結され、キャパシタＣＦ１２はプレートラインＰ
Ｌｊに連結される。メモリセルＭＣ１３において、ＮＭ
ＯＳトランジスタＮ１３のドレイン及びゲートはビット
ラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結
され、キャパシタＣＦ１３はプレートラインＰＬｊ＋１
に連結される。メモリセルＭＣ１４において、ＮＭＯＳ
トランジスタＮ１４のドレイン及びゲートはビットライ
ンＢＬｉ＋５とワードラインＷＬｉ＋３に各々連結さ
れ、キャパシタＣＦ１４はプレートラインＰＬｊ＋２に
連結される。メモリセルＭＣ１５において、ＮＭＯＳト
ランジスタＮ１５のドレイン及びゲートはビットライン
ＢＬｉ＋７とワードラインＷＬｉ＋３に各々連結され、
キャパシタＣＦ１５はプレートラインＰＬｊ＋３に連結
される。
【００３４】４つのキャパシタは図７の構成と類似に１
つのアレイユニットＭＡ８０の内部の１つのプレートラ
インに共通に連結される。例えば、ワードラインＷＬ
ｉ、プレートラインＰＬｊ、そして、ビットラインＢＬ
ｉがリード又はライトの動作の時に同時に活性される
と、メモリセルＭＣ０は選択されるに対して、プレート
ラインＰＬｊに連結された他のメモリセルは非選択され
る。
つのアレイユニットＭＡ８０の内部の１つのプレートラ
インに共通に連結される。例えば、ワードラインＷＬ
ｉ、プレートラインＰＬｊ、そして、ビットラインＢＬ
ｉがリード又はライトの動作の時に同時に活性される
と、メモリセルＭＣ０は選択されるに対して、プレート
ラインＰＬｊに連結された他のメモリセルは非選択され
る。
【００３５】図９は図３に示すものと類似したプレート
ライン構造を使用した本発明の実施形態による構造を示
す。アレイユニットＭＡ９０は８つのメモリセルＭＣ〜
ＭＣ７を含む。
ライン構造を使用した本発明の実施形態による構造を示
す。アレイユニットＭＡ９０は８つのメモリセルＭＣ〜
ＭＣ７を含む。
【００３６】メモリセルＭＣ０において、ＮＭＯＳトラ
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋１とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊに連結される。メモリセルＭＣ２において、Ｎ
ＭＯＳトランジスタＮ２のドレイン及びゲートはビット
ラインＢＬｉ＋２とワードラインＷＬｉに各々連結さ
れ、キャパシタＣＦ２はプレートラインＰＬｊ＋１に連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉに各々連結され、キャパシタ
ＣＦ３はプレートラインＰＬｊ＋１に連結される。メモ
リセルＭＣ４において、ＮＭＯＳトランジスタＮ４のド
レイン及びゲートはビットラインＢＬｉとワードライン
ＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレー
トラインＰＬｊに連結される。メモリセルＭＣ５におい
て、ＮＭＯＳトランジスタＮ５のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各
々連結され、キャパシタＣＦ５はプレートラインＰＬｊ
に連結される。メモリセルＭＣ６において、ＮＭＯＳト
ランジスタＮ６のドレイン及びゲートはビットラインＢ
Ｌｉ＋２とワードラインＷＬｉ＋１に各々連結され、キ
ャパシタＣＦ６はプレートラインＰＬｊ＋１に連結され
る。メモリセルＭＣ７において、ＮＭＯＳトランジスタ
Ｎ７のドレイン及びゲートはビットラインＢＬｉ＋３と
ワードラインＷＬｉ＋１に各々連結され、キャパシタＣ
Ｆ７はプレートラインＰＬｊ＋１に連結される。
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋１とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊに連結される。メモリセルＭＣ２において、Ｎ
ＭＯＳトランジスタＮ２のドレイン及びゲートはビット
ラインＢＬｉ＋２とワードラインＷＬｉに各々連結さ
れ、キャパシタＣＦ２はプレートラインＰＬｊ＋１に連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉに各々連結され、キャパシタ
ＣＦ３はプレートラインＰＬｊ＋１に連結される。メモ
リセルＭＣ４において、ＮＭＯＳトランジスタＮ４のド
レイン及びゲートはビットラインＢＬｉとワードライン
ＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレー
トラインＰＬｊに連結される。メモリセルＭＣ５におい
て、ＮＭＯＳトランジスタＮ５のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各
々連結され、キャパシタＣＦ５はプレートラインＰＬｊ
に連結される。メモリセルＭＣ６において、ＮＭＯＳト
ランジスタＮ６のドレイン及びゲートはビットラインＢ
Ｌｉ＋２とワードラインＷＬｉ＋１に各々連結され、キ
ャパシタＣＦ６はプレートラインＰＬｊ＋１に連結され
る。メモリセルＭＣ７において、ＮＭＯＳトランジスタ
Ｎ７のドレイン及びゲートはビットラインＢＬｉ＋３と
ワードラインＷＬｉ＋１に各々連結され、キャパシタＣ
Ｆ７はプレートラインＰＬｊ＋１に連結される。
【００３７】図９の構造は４つのキャパシタがアレイユ
ニットＭＡ９０の内部の１つのプレートラインに連結さ
れたことは図７と類似である。例えば、ワードラインＷ
Ｌｉ、プレートラインＰＬｊ、そして、ビットラインＢ
Ｌｉがリード又はライトの動作の時に同時に活性される
と、メモリセルＭＣ０は選択されるに対して、プレート
ラインＰＬｊに連結された他のメモリセルは非選択され
る。
ニットＭＡ９０の内部の１つのプレートラインに連結さ
れたことは図７と類似である。例えば、ワードラインＷ
Ｌｉ、プレートラインＰＬｊ、そして、ビットラインＢ
Ｌｉがリード又はライトの動作の時に同時に活性される
と、メモリセルＭＣ０は選択されるに対して、プレート
ラインＰＬｊに連結された他のメモリセルは非選択され
る。
【００３８】図１０は本発明の他の実施形態による構造
を示す。アレイユニットＭＡ１００は１６つのメモリセ
ルＭＣ０〜ＭＣ１５を含む。
を示す。アレイユニットＭＡ１００は１６つのメモリセ
ルＭＣ０〜ＭＣ１５を含む。
【００３９】メモリセルＭＣ０において、ＮＭＯＳトラ
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋１とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊに連結される。メモリセルＭＣ２において、Ｎ
ＭＯＳトランジスタＮ２のドレイン及びゲートはビット
ラインＢＬｉ＋２とワードラインＷＬｉに各々連結さ
れ、キャパシタＣＦ２はプレートラインＰＬｊ＋１に連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉに各々連結され、キャパシタ
ＣＦ３はプレートラインＰＬｊ＋１に連結される。メモ
リセルＭＣ４において、ＮＭＯＳトランジスタＮ４のド
レイン及びゲートはビットラインＢＬｉとワードライン
ＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレー
トラインＰＬｊに連結される。メモリセルＭＣ５におい
て、ＮＭＯＳトランジスタＮ５のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各
々連結され、キャパシタＣＦ５はプレートラインＰＬｊ
に連結される。メモリセルＭＣ６において、ＮＭＯＳト
ランジスタＮ６のドレイン及びゲートはビットラインＢ
Ｌｉ＋２とワードラインＷＬｉ＋１に各々連結され、キ
ャパシタＣＦ６はプレートラインＰＬｊ＋１に連結され
る。メモリセルＭＣ７において、ＮＭＯＳトランジスタ
Ｎ７のドレイン及びゲートはビットラインＢＬｉ＋３と
ワードラインＷＬｉ＋１に各々連結され、キャパシタＣ
Ｆ７はプレートラインＰＬｊ＋１に連結される。
ンジスタＮ０のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉに各々連結され、キャパシタＣ
Ｆ０はプレートラインＰＬｊに連結される。メモリセル
ＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン
及びゲートはビットラインＢＬｉ＋１とワードラインＷ
Ｌｉに各々連結され、キャパシタＣＦ１はプレートライ
ンＰＬｊに連結される。メモリセルＭＣ２において、Ｎ
ＭＯＳトランジスタＮ２のドレイン及びゲートはビット
ラインＢＬｉ＋２とワードラインＷＬｉに各々連結さ
れ、キャパシタＣＦ２はプレートラインＰＬｊ＋１に連
結される。メモリセルＭＣ３において、ＮＭＯＳトラン
ジスタＮ３のドレイン及びゲートはビットラインＢＬｉ
＋３とワードラインＷＬｉに各々連結され、キャパシタ
ＣＦ３はプレートラインＰＬｊ＋１に連結される。メモ
リセルＭＣ４において、ＮＭＯＳトランジスタＮ４のド
レイン及びゲートはビットラインＢＬｉとワードライン
ＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレー
トラインＰＬｊに連結される。メモリセルＭＣ５におい
て、ＮＭＯＳトランジスタＮ５のドレイン及びゲートは
ビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各
々連結され、キャパシタＣＦ５はプレートラインＰＬｊ
に連結される。メモリセルＭＣ６において、ＮＭＯＳト
ランジスタＮ６のドレイン及びゲートはビットラインＢ
Ｌｉ＋２とワードラインＷＬｉ＋１に各々連結され、キ
ャパシタＣＦ６はプレートラインＰＬｊ＋１に連結され
る。メモリセルＭＣ７において、ＮＭＯＳトランジスタ
Ｎ７のドレイン及びゲートはビットラインＢＬｉ＋３と
ワードラインＷＬｉ＋１に各々連結され、キャパシタＣ
Ｆ７はプレートラインＰＬｊ＋１に連結される。
【００４０】メモリセルＭＣ８において、ＮＭＯＳトラ
ンジスタＮ８のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ８はプレートラインＰＬｊに連結される。メモリ
セルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレ
イン及びゲートはビットラインＢＬｉ＋１とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレ
ートラインＰＬｊに連結される。メモリセルＭＣ１０に
おいて、ＮＭＯＳトランジスタＮ１０のドレイン及びゲ
ートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋
２に各々連結され、キャパシタＣＦ１０はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ１１におい
て、ＮＭＯＳトランジスタＮ１１のドレイン及びゲート
はビットラインＢＬｉ＋３とワードラインＷＬｉ＋２に
各々連結され、キャパシタＣＦ１１はプレートラインＰ
Ｌｊ＋１に連結される。メモリセルＭＣ１２において、
ＮＭＯＳトランジスタＮ１２のドレイン及びゲートはビ
ットラインＢＬｉとワードラインＷＬｉ＋３に各々連結
され、キャパシタＣＦ１２はプレートラインＰＬｊに連
結される。メモリセルＭＣ１３において、ＮＭＯＳトラ
ンジスタＮ１３のドレイン及びゲートはビットラインＢ
Ｌｉ＋１とワードラインＷＬｉ＋３に各々連結され、キ
ャパシタＣＦ１３はプレートラインＰＬｊに連結され
る。メモリセルＭＣ１４において、ＮＭＯＳトランジス
タＮ１４のドレイン及びゲートはビットラインＢＬｉ＋
２とワードラインＷＬｉ＋３に各々連結され、キャパシ
タＣＦ１４はプレートラインＰＬｊ＋１に連結される。
メモリセルＭＣ１５において、ＮＭＯＳトランジスタＮ
１５のドレイン及びゲートはビットラインＢＬｉ＋３と
ワードラインＷＬｉ＋３に各々連結され、キャパシタＣ
Ｆ１５はプレートラインＰＬｊ＋１に連結される。
ンジスタＮ８のドレイン及びゲートはビットラインＢＬ
ｉとワードラインＷＬｉ＋２に各々連結され、キャパシ
タＣＦ８はプレートラインＰＬｊに連結される。メモリ
セルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレ
イン及びゲートはビットラインＢＬｉ＋１とワードライ
ンＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレ
ートラインＰＬｊに連結される。メモリセルＭＣ１０に
おいて、ＮＭＯＳトランジスタＮ１０のドレイン及びゲ
ートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋
２に各々連結され、キャパシタＣＦ１０はプレートライ
ンＰＬｊ＋１に連結される。メモリセルＭＣ１１におい
て、ＮＭＯＳトランジスタＮ１１のドレイン及びゲート
はビットラインＢＬｉ＋３とワードラインＷＬｉ＋２に
各々連結され、キャパシタＣＦ１１はプレートラインＰ
Ｌｊ＋１に連結される。メモリセルＭＣ１２において、
ＮＭＯＳトランジスタＮ１２のドレイン及びゲートはビ
ットラインＢＬｉとワードラインＷＬｉ＋３に各々連結
され、キャパシタＣＦ１２はプレートラインＰＬｊに連
結される。メモリセルＭＣ１３において、ＮＭＯＳトラ
ンジスタＮ１３のドレイン及びゲートはビットラインＢ
Ｌｉ＋１とワードラインＷＬｉ＋３に各々連結され、キ
ャパシタＣＦ１３はプレートラインＰＬｊに連結され
る。メモリセルＭＣ１４において、ＮＭＯＳトランジス
タＮ１４のドレイン及びゲートはビットラインＢＬｉ＋
２とワードラインＷＬｉ＋３に各々連結され、キャパシ
タＣＦ１４はプレートラインＰＬｊ＋１に連結される。
メモリセルＭＣ１５において、ＮＭＯＳトランジスタＮ
１５のドレイン及びゲートはビットラインＢＬｉ＋３と
ワードラインＷＬｉ＋３に各々連結され、キャパシタＣ
Ｆ１５はプレートラインＰＬｊ＋１に連結される。
【００４１】前述した実施形態は１ＴＣメモリセルの使
用を説明したが、本発明が２ＴＣメモリセル構造に応用
され得ることが確実である。
用を説明したが、本発明が２ＴＣメモリセル構造に応用
され得ることが確実である。
【００４２】
【発明の効果】本発明はメモリセル構造を提供し、その
ようなメモリセル構造は、プレートラインを選択し、活
性化するための回路の数を減少させることによって、そ
して、１つのプレートラインに連結されたキャパシタの
数を増加させることによって、高集積化され得る。しか
も、要求される感知増幅器の数が減少され得るので、結
果的に、消費電力を低減できる。
ようなメモリセル構造は、プレートラインを選択し、活
性化するための回路の数を減少させることによって、そ
して、１つのプレートラインに連結されたキャパシタの
数を増加させることによって、高集積化され得る。しか
も、要求される感知増幅器の数が減少され得るので、結
果的に、消費電力を低減できる。
【図１】 共有ビットライン構造を有する従来の強誘電
体メモリ装置を示す図である。
体メモリ装置を示す図である。
【図２】 フォルディドビットライン構造を有する従来
の強誘電体メモリ装置を示す図である。
の強誘電体メモリ装置を示す図である。
【図３】 本発明の第１実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図４】 本発明の第２実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図５】 本発明の第３実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図６】 本発明の第４実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図７】 本発明の第５実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図８】 本発明の第６実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図９】 本発明の第７実施形態による強誘電体メモリ
装置を示す図である。
装置を示す図である。
【図１０】 本発明の第８実施形態による強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
【符号の説明】 ＭＡ３０〜ＭＡ１００ アレイユニット ＭＣ０〜ＭＣ１５ メモリセル Ｎ０〜Ｎ１５ パストランジスタ ＣＦ０〜ＣＦ１５ 強誘電体キャパシタ
Claims (24)
- 【請求項１】 第１方向に沿って伸長する複数の並列ワ
ードラインと、 前記第１方向と交差する第２方向に沿って伸長する複数
の並列ビットラインと、 前記第１方向に沿って伸長する複数の並列プレートライ
ンと、 前記第１及び第２方向に沿って各々伸長する行と列に配
列されたメモリセルとを含み、 各行のセルが各々のワードラインに連結され、所定行の
メモリセルのうち、第１及び第２サブセットの強誘電体
キャパシタが各々の第１及び第２プレートラインに連結
されるように前記メモリセル各々は前記ワードラインの
うち１つに、そして、前記ビットラインのうち１つに連
結されたトランジスタと、前記トランジスタと前記プレ
ートラインのうち、１つに連結された強誘電体キャパシ
タを含むことを特徴とする強誘電体メモリ装置。 - 【請求項２】 前記プレートラインは第１対の隣接した
プレートラインが１対の行のメモリセルによって第２対
のプレートラインから分離されるように複数対の隣接し
たプレートラインとして配列されることを特徴とする請
求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記第１対の隣接したプレートラインに
隣接したメモリセルの行に属するメモリセルは、前記第
１方向に沿って伸長する前記第１及び第２プレートライ
ンに相互に連結されることを特徴とする請求項２に記載
の強誘電体メモリ装置。 - 【請求項４】 前記各列のメモリセルは、各々のビット
ラインに連結されることを特徴とする請求項３に記載の
強誘電体メモリ装置。 - 【請求項５】 メモリセルの列の属するメモリセルは、
前記第２方向に沿って伸長する第１及び第２ビットライ
ンに相互に連結されることを特徴とする請求項３に記載
の強誘電体メモリ装置。 - 【請求項６】 前記第１及び第２対の隣接したビットラ
インは、前記隣接したビットラインの第１及び第２対を
分離するメモリセルの１対の行全部に属するメモリセル
に連結されることを特徴とする請求項２に記載の強誘電
体メモリ装置。 - 【請求項７】 前記各列のメモリセルは、各々のビット
ラインに連結されることを特徴とする請求項６に記載の
強誘電体メモリ装置。 - 【請求項８】 メモリセルの列に属するメモリセルは、
前記第２方向に沿って伸長する第１及び第２ビットライ
ンに相互に連結されることを特徴とする請求項６に記載
の強誘電体メモリ装置。 - 【請求項９】 前記隣接したビットラインの第１対は、
前記ビットラインの第１対の反対側に位置したメモリセ
ルの第１及び第２行に属するメモリセルだけに連結され
ることを特徴とする請求項２に記載の強誘電体メモリ装
置。 - 【請求項１０】 前記プレートラインは、メモリセルの
隣接した行の対によって分離されることを特徴とする請
求項１に記載の強誘電体メモリ装置。 - 【請求項１１】 各プレートラインは、前記第１方向に
沿って伸長する他の列に属するメモリセルだけに連結さ
れることを特徴とする請求項１０に記載の強誘電体メモ
リ装置。 - 【請求項１２】 前記メモリセルの列は、各々のビット
ラインに連結されることを特徴とする請求項１１に記載
の強誘電体メモリ装置。 - 【請求項１３】 メモリセルの列に属するメモリセル
は、前記第２方向に沿って第１及び第２ビットラインに
相互に連結されることを特徴とする請求項１１に記載の
強誘電体メモリ装置。 - 【請求項１４】 各プレートラインは、前記第１方向に
沿って伸長する隣接した他の対に属するメモリセルだけ
に連結されることを特徴とする請求項１０に記載の強誘
電体メモリ装置。 - 【請求項１５】 行及び列の方向に沿って各々伸長する
複数のワードラインと複数のビットラインに、そして、
前記行方向に伸長する複数のビットラインに連結され、
複数のメモリセルを含むアレイユニットを含み、前記ア
レイユニットのメモリセルの行でｍ個のメモリセルのう
ち、ｎ個のメモリセル（ｍ＞ｎ）は１つのプレートライ
ンに連結されることを特徴とする強誘電体メモリ装置。 - 【請求項１６】 １つのプレートラインは、列方向の隣
接したメモリセルに共通に連結されることを特徴とする
請求項１５に記載の強誘電体メモリ装置。 - 【請求項１７】 行と列に配列された類似アレイユニッ
トを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第２ビットライン、そして、第
２プレートラインに連結される第２メモリセルと、 第２ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第３メモリセルと、 前記第２ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第４メモリセ
ルとを含むことを特徴とする強誘電体メモリ装置。 - 【請求項１８】 行と列に配列された反復アレイユニッ
トを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第２ビットライン、そして、第
２プレートラインに連結された第２メモリセルと、 第２ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第３メモリセルと、 前記第２ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第４メモリセ
ルと、 第３ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第５メモリセルと、 前記第３ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第６メモリセ
ルと、 第４ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第７メモリセルと、 前記第４ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第８メモリセ
ルとを含むことを特徴とする強誘電体メモリ装置。 - 【請求項１９】 行と列に配列された類似アレイユニッ
トを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第３ビットライン、そして、第
２プレートラインに連結された第２メモリセルと、 第２ワードライン、第２ビットライン、そして、前記第
１プレートラインに連結された第３メモリセルと、 前記第２ワードライン、第４ビットライン、そして、前
記第２プレートラインに連結された第４メモリセルとを
含み、前記第１及び第２プレートラインは前記アレイユ
ニットと共に列方向に配列された隣接したアレイユニッ
トの内部で行方向に伸長することを特徴とする強誘電体
メモリ装置。 - 【請求項２０】 行と列に配列された複数のアレイユニ
ットを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第３ビットライン、そして、第
２プレートラインに連結された第２メモリセルと、 第２ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第３メモリセルと、 前記第２ワードライン、第４ビットライン、そして、前
記第２プレートラインに連結された第４メモリセルと、 第３ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第５メモリセルと、 前記第３ワードライン、前記第３ビットライン、そし
て、前記第２プレートラインに連結された第６メモリセ
ルと、 第４ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第７メモリセルと、 前記第４ワードライン、前記第４ビットライン、そし
て、前記第２プレートラインに連結された第８メモリセ
ルとを含むことを特徴とする強誘電体メモリ装置。 - 【請求項２１】 行と列に配列された複数のアレイユニ
ットを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第２ビットライン、そして、第
２プレートラインに連結された第２メモリセルと、 前記第１ワードライン、第３ビットライン、そして、前
記第３プレートラインに連結された第３メモリセルと、 前記第１ワードライン、第４ビットライン、そして、第
４プレートラインに連結された第４メモリセルと、 第２ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第５メモリセルと、 前記第２ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第６メモリセ
ルと、 前記第２ワードライン、前記第３ビットライン、そし
て、第３プレートラインに連結された第７メモリセル
と、 前記第２ワードライン、前記第４ビットライン、そし
て、前記第４プレートラインに連結された第８メモリセ
ルと、 第３ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第９メモリセルと、 前記第３ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第１０メモリ
セルと、 前記第３ワードライン、前記第３ビットライン、そし
て、前記第３プレートラインに連結された第１１メモリ
セルと、 前記第３ワードライン、前記第４ビットライン、そし
て、前記第４プレートラインに連結された第１２メモリ
セルと、 第４ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第１３メモリセル
と、 前記第４ワードライン、前記第２ビットライン、そし
て、前記第２プレートラインに連結された第１４メモリ
セルと、 前記第４ワードライン、前記第３ビットライン、そし
て、前記第３プレートラインに連結された第１５メモリ
セルと、 前記第４ワードライン、前記第４ビットライン、そし
て、前記第４プレートラインに連結された第１６メモリ
セルとを含むことを特徴とする強誘電体メモリ装置。 - 【請求項２２】 行と列に配列された複数のアレイユニ
ットを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第３ビットライン、そして、第
２プレートラインに連結された第２メモリセルと、 前記第１ワードライン、第５ビットライン、そして、前
記第３プレートラインに連結された第３メモリセルと、 前記第１ワードライン、第７ビットライン、そして、第
４プレートラインに連結された第４メモリセルと、 第２ワードライン、第２ビットライン、そして、前記第
１プレートラインに連結された第５メモリセルと、 前記第２ワードライン、第４ビットライン、そして、前
記第２プレートラインに連結された第６メモリセルと、 前記第２ワードライン、第６ビットライン、そして、前
記第３プレートラインに連結された第７メモリセルと、 前記第２ワードライン、第８ビットライン、そして、前
記第４プレートラインに連結された第８メモリセルと、 第３ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第９メモリセルと、 前記第３ワードライン、前記第３ビットライン、そし
て、前記第２プレートラインに連結された第１０メモリ
セルと、 前記第３ワードライン、前記第５ビットライン、そし
て、前記第３プレートラインに連結された第１１メモリ
セルと、 前記第３ワードライン、前記第７ビットライン、そし
て、前記第４プレートラインに連結された第１２メモリ
セルと、 第４ワードライン、前記第２ビットライン、そして、前
記第１プレートラインに連結された第１３メモリセル
と、 前記第４ワードライン、前記第４ビットライン、そし
て、前記第２プレートラインに連結された第１４メモリ
セルと、 前記第４ワードライン、前記第６ビットライン、そし
て、前記第３プレートラインに連結された第１５メモリ
セルと、 前記第４ワードライン、前記第８ビットライン、そし
て、前記第４プレートラインに連結された第１６メモリ
セルとを含むことを特徴とする強誘電体メモリ装置。 - 【請求項２３】 行と列に配列された複数のアレイユニ
ットを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結さ れた第１メモリセルと、 前記第１ワードライン、第２ビットライン、そして、前
記第１プレートラインに連結された第２メモリセルと、 前記第１ワードライン、第３ビットライン、そして、第
２プレートラインに連結された第３メモリセルと、 前記第１ワードライン、第４ビットライン、そして、前
記第２プレートラインに連結された第４メモリセルと、 第２ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第５メモリセルと、 前記第２ワードライン、前記第２ビットライン、そし
て、前記第１プレートラインに連結された第６メモリセ
ルと、 前記第２ワードライン、前記第３ビットライン、そし
て、前記第２プレートラインに連結された第７メモリセ
ルと、 前記第２ワードライン、前記第４ビットライン、そし
て、前記第２プレートラインに連結された第８メモリセ
ルとを含むことを特徴とする強誘電体メモリ装置。 - 【請求項２４】 行と列に配列された複数のアレイユニ
ットを含むメモリセルアレイを含み、 前記各アレイユニットは、 第１ワードライン、第１ビットライン、そして、第１プ
レートラインに連結された第１メモリセルと、 前記第１ワードライン、第２ビットライン、そして、前
記第１プレートラインに連結された第２メモリセルと、 前記第１ワードライン、第３ビットライン、そして、前
記第２プレートラインに連結された第３メモリセルと、 前記第１ワードライン、第４ビットライン、そして、前
記第２プレートラインに連結された第４メモリセルと、 前記第２ワードライン、前記第１ビットライン、そし
て、前記第１プレートラインに連結された第５メモリセ
ルと、 前記第２ワードライン、前記第２ビットライン、そし
て、前記第１プレートラインに連結された第６メモリセ
ルと、 前記第２ワードライン、前記第３ビットライン、そし
て、前記第２プレートラインに連結された第７メモリセ
ルと、 前記第２ワードライン、前記第４ビットライン、そし
て、前記第２プレートラインに連結された第８メモリセ
ルと、 第３ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第９メモリセルと、 前記第３ワードライン、前記第２ビットライン、そし
て、前記第１プレートラインに連結された第１０メモリ
セルと、 前記第３ワードライン、前記第３ビットライン、そし
て、前記第２プレートラインに連結された第１１メモリ
セルと、 前記第３ワードライン、前記第４ビットライン、そし
て、前記第２プレートラインに連結された第１２メモリ
セルと、 第４ワードライン、前記第１ビットライン、そして、前
記第１プレートラインに連結された第１３メモリセル
と、 前記第４ワードライン、前記第２ビットライン、そし
て、前記第１プレートラインに連結された第１４メモリ
セルと、 前記第４ワードライン、前記第３ビットライン、そし
て、前記第２プレートラインに連結された第１５メモリ
セルと、 前記第４ワードライン、前記第４ビットライン、そし
て、前記第２プレートラインに連結された第１６メモリ
セルとを含むことを特徴とする強誘電体メモリ装置。
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