KR100291182B1

KR100291182B1 - 강유전체메모리장치

Info

Publication number: KR100291182B1
Application number: KR1019980045292A
Authority: KR
Inventors: 김재환
Original assignee: 박종섭; 현대전자산업주식회사
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2001-07-12
Also published as: JP3880757B2; TW526492B; KR20000027376A; US6151243A; JP2000133784A

Abstract

본 발명은 반도체 기술에 관련된 것으로, 특히 차세대 메모리 장치로 주목되고 있는 강유전체 메모리 장치(Ferroelectric Random Access Memory, FeRAM)에 관한 것이며, 하나의 워드 라인에 하나의 플레이트 라인을 대응시키는 셀 구조를 가지는 FeRAM을 구현하는데 있어서, 폴디드 비트 라인 구조를 취하면서도 셀 면적을 증가시키지 않도록 하는 것을 목적으로 한다. 이를 위하여 본 발명의 강유전체 메모리 장치는 하나의 워드 라인에 하나의 플레이트 라인이 대응되며, 폴디드 비트 라인 구조를 가지는 강유전체 메모리 장치에 있어서, 공통의 제1 비트 라인 콘택을 사용하며, 각각의 워드 라인 및 플레이트 라인을 가지는 제1 셀 쌍; 공통의 제2 비트 라인 콘택을 사용하며, 워드 라인 방향의 일직선상에 상기 제1 셀 쌍과 인접하여 상기 각각의 워드 라인 및 플레이트 라인을 공유하도록 배치된 제2 셀 쌍; 및 공통의 제3 비트 라인 콘택을 사용하며, 상기 제1 및 제2 셀 쌍과 비트 라인 방향으로 인접하되, 그 각각의 스토리지 노드가 상기 제1 및 제2 셀 쌍의 스토리지 노드의 상기 워드 라인 방향의 연장면에 오버랩되지 않고 상기 비트 라인 방향의 연장면에는 그 일부가 오버랩 되도록 배치된 제3 셀 쌍을 포함한다.

Description

강유전체 메모리 장치{Ferroelectric Random Access Memory}

본 발명은 반도체 기술에 관련된 것으로, 특히 차세대 메모리 장치로 주목되고 있는 강유전체 메모리 장치(Ferroelectric Random Access Memory, FeRAM)에 관한 것이다.

일반적으로, FeRAM은 DRAM(Dynamic Random Access Memory)과 거의 같은 셀 구조를 가지고 있다. 다만 캐패시터의 유전체로서 강유전 물질을 사용하여 비휘발성을 가진다는 차이점이 있다. 따라서 DRAM과 마찬가지로 FeRAM에서도 오른 비트 라인(open bit line) 구조 및 폴디드 비트 라인(folded bit line) 구조의 셀 어레이가 적용되고 있다.

첨부된 도면 도 1은 일반적인 FeRAM의 셀 회로를 도시한 것으로, 두 개의 워드 라인(W/L1, W/L2)이 하나의 플레이트 라인(P/L)에 대응되고 있음을 알 수 있다. 즉, 인접 워드 라인에 연결된 각각의 셀이 플레이트 라인(P/L)을 공통으로 사용하고 있다. 여기서 우연하게 워드 라인(W/L2)이 선택되지 않은 상황에서 워드 라인(W/L1)이 계속해서 선택된다고 가정한다. 이때 기록된 데이터를 읽기 위해서는 워드 라인(W/L1)이 선택된 횟수만큼 플레이트 라인에 전압 펄스를 가해 주어야 한다. 그런데, 이와 같은 경우 워드 라인(W/L2)에 접속된 강유전체 캐패시터(C2)에저장된 데이터가 지워질 가능성이 있다. 강유전체 캐패시터(C2)의 스토리지 노드가 완전히 플로팅 되어 있다면 별 문제가 없겠지만, 실제로는 트랜지스터(TR2)의 기생적인 접합 캐패시터(C_j)를 통해서 접지된다. 예를 들어, 캐패시터 C2와 C_j의 용량이 9:1이고 플레이트 라인이 0V에서 3V까지 스윙한다면, 노드j는 0V에서 2.7V 사이에서 스윙하게 된다. 따라서, 강유전체 캐패시터(C2)의 양 전극간에는 0.3V의 전압이 반복적으로 인가된다. 강유전체 캐패시터는 이상적으로 두 전극이 합선되어 있을 때 데이터를 가장 잘 저장하는데, 실제로 0.3V의 전압이 반복적으로 인가되면 강유전체 캐패시터(C2)에 저장된 데이터가 점차 소실되는 문제점이 발생한다. 도면 부호 B/L은 비트 라인을 나타낸 것이다.

이러한 노이즈를 근원적으로 방지하기 위하여 도 2에 도시된 바와 같이 각 워드 라인마다 플레이트 라인을 대응시키는 FeRAM 셀 구조가 제안된 바 있다. 도면 부호 W/L1, W/L2는 워드 라인, P/L1, P/L2는 플레이트 라인, B/L은 비트 라인, C1, C2는 강유전체 캐패시터를 각각 나타낸 것이다.

그러나, 이러한 셀 구조를 취하게 되면 플레이트 라인의 수가 두 배로 증가하여 셀 면적이 증가하며, 폴디드 비트 라인 구조의 FeRAM을 구현하는 것이 용이하지 않은 문제점이 있어 실용화되지 못하고 있다.

첨부된 도면 도 3a는 두 개의 워드 라인에 하나의 플레이트 라인이 대응되는 단위 셀을 가지며 폴디드 비트 라인 구조로 구현된 FeRAM 셀 어레이를 도시한 것이며, 도 3b는 그의 레이아웃을 도시한 것으로, 도면 부호 A, B, C는 비트 라인 콘택, W/L1∼W/L4는 워드 라인, B/L1∼B/L3은 비트 라인, '40'은 스토리지 노드, '42'는 활성 영역, '44'는 스토리지 노드 콘택을 각각 나타낸 것이다. 또한, 도면 부호 'α'는 플레이트 라인 사이의 최소 피치(pitch)를 나타낸 것이다.

본 발명은 하나의 워드 라인에 하나의 플레이트 라인을 대응시키는 셀 구조를 가지는 FeRAM을 구현하는데 있어서, 폴디드 비트 라인 구조를 취하면서도 셀 면적을 증가시키지 않도록 하는 것을 목적으로 한다.

도 1은 일반적인 FeRAM의 개념적인 셀 회로도.

도 2는 기생 캐패시턴스를 개선한 FeRAM의 셀 회로도.

도 3a는 도 1에 도시된 셀 구조를 기반으로 하는 FeRAM의 셀 어레이 회로도.

도 3b는 도 3a에 도시된 셀 어레이의 레이아웃도.

도 4a는 도 2에 도시된 셀 구조를 기반으로 하는 FeRAM의 셀 어레이 회로도.

도 4b는 본 발명의 일 실시예에 따라 도 4a에 도시된 셀 어레이를 구현한 FeRAM의 레이아웃도.

* 도면의 주요 부분에 대한 부호의 설명

A', B', C', D' : 비트 라인 콘택

B/L1'∼B/L4' : 비트 라인

P/L1'∼P/L4' : 플레이트 라인

W/L1'∼W/L4' : 워드 라인

40 : 스토리지 노드

42 : 활성 영역

44 : 스토리지 노드 콘택

상기 목적을 달성하기 위하여 본 발명의 강유전체 메모리 장치는 하나의 워드 라인에 하나의 플레이트 라인이 대응되며, 폴디드 비트 라인 구조를 가지는 강유전체 메모리 장치에 있어서, 공통의 제1 비트 라인 콘택을 사용하며, 각각의 워드 라인 및 플레이트 라인을 가지는 제1 셀 쌍; 공통의 제2 비트 라인 콘택을 사용하며, 워드 라인 방향의 일직선상에 상기 제1 셀 쌍과 인접하여 상기 각각의 워드 라인 및 플레이트 라인을 공유하도록 배치된 제2 셀 쌍; 및 공통의 제3 비트 라인 콘택을 사용하며, 상기 제1 및 제2 셀 쌍과 비트 라인 방향으로 인접하되, 그 각각의 스토리지 노드가 상기 제1 및 제2 셀 쌍의 스토리지 노드의 상기 워드 라인 방향의 연장면에 오버랩되지 않고 상기 비트 라인 방향의 연장면에는 그 일부가 오버랩 되도록 배치된 제3 셀 쌍을 포함한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

우선 첨부된 도면 도 4a는 본 발명에 적용되는 하나의 워드 라인에 하나의 플레이트 라인을 대응시킨 FeRAM 셀 어레이를 도시한 것으로, 도 3b에 도시된 두 개의 워드 라인에 하나의 플레이트 라인을 대응시킨 FeRAM의 셀 레이아웃을 참조할 때, 종래에는 도 4a에 도시된 회로를 실제로 구현하기 위해서는 플레이트 라인의 수가 두 배로 늘어나기 때문에 셀 면적의 증가를 피할 수 없었으나, 본 발명은 도 4a에 도시된 FeRAM 셀 어레이를 폴디드 비트 라인 구조로 구현하면서도 플레이트 라인의 증가에도 불구하고 셀 면적의 증가를 방지할 수 있는 기술이다.

첨부된 도면 도 4b는 본 발명의 일 실시예에 따른 FeRAM 셀 레이아웃을 도시한 것으로, 도 4a에 나타낸 도면 부호를 그대로 사용하였으며, 도면 부호 A', B', C', D'는 비트 라인 콘택, B/L1'∼B/L4'는 비트 라인, W/L1'∼W/L4'는 워드 라인, P/L1'∼P/L4'는 플레이트 라인을 각각 나타낸 것이며, 도 4b의 '40'은 스토리지 노드, '42'는 활성 영역, '44'는 스토리지 노드 콘택을 각각 대표하여 나타낸 것이다.

도시된 바와 같이 워드 라인(W/L1'∼W/L4') 각각에 플레이트 라인(P/L1'∼P/L4')이 대응되어 있으며, 각 플레이트 라인(P/L1'∼P/L4') 사이의 피치(α)는 도 3b의 최소 피치(α)를 그대로 유지하고 있다. 즉, 플레이트 라인 사이의 피치를 줄이지 않았다.

또한 도 3b와 비교할 때 X-축 방향의 길이는 두 배로 증가하였으나, Y-축 방향 길이가 1/2로 감소하여 전체적인 셀 면적의 증가가 없음을 알 수 있다. 이를 위해서 서로 워드 라인(W/L1'∼W/L4') 및 비트 라인(B/L1'∼B/L4')을 공유하지 않는 셀의 캐패시터를 종래에는 도 3b에서처럼 Y-축 방향의 일직선상에 배치하였던 것을 각각 서로 평행하도록 분리하였다. 또한 서로 워드 라인(W/L1'∼W/L4') 및 비트 라인(B/L1'∼B/L4')을 공유하지 않는 셀의 캐패시터를 X-축 방향으로 연장하면 일부가 겹쳐지도록 하였다.

이렇게 배치할 경우, 비트 라인(B/L1'∼B/L4') 사이의 피치는 종전의 1/2로 줄어들게 되지만, 캐패시터의 모양이 비트 라인 방향으로 길쭉한 DRAM과는 달리 FeRAM의 강유전체 캐패시터는 정방형에 가깝기 때문에 캐패시터의 Y-축 방향 길이가 비트 라인(B/L1'∼B/L4') 사이의 피치를 일정 간격 이상 유지할 수 있어 별다른 문제를 일으키지 않는다.

그리고 도 3b와 비교할 때 워드 라인(W/L2', W/L3') 사이의 피치는 오히려 두 배로 넓어졌는데, 이는 금속 배선을 이용한 워드 라인 스트래핑(strapping)이 보다 용이해지도록 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서와 같이 본 발명은 집적도의 손실 없이 폴디드 비트 라인 구조로 하나의 워드 라인에 하나의 플레이트 라인을 대응시키는 FeRAM을 구현할 수 있으며, 이로 인하여 기생 캐패시턴스에 의한 잡음을 해결할 수 있기 때문에 신뢰도가 증가된 고집적 FeRAM 제조를 가능하게 하는 효과가 있다.

Claims

하나의 워드 라인에 하나의 플레이트 라인이 대응되며, 폴디드 비트 라인 구조를 가지는 강유전체 메모리 장치에 있어서,

공통의 제1 비트 라인 콘택을 사용하며, 각각의 워드 라인 및 플레이트 라인을 가지는 제1 셀 쌍;

공통의 제2 비트 라인 콘택을 사용하며, 워드 라인 방향의 일직선상에 상기 제1 셀 쌍과 인접하여 상기 각각의 워드 라인 및 플레이트 라인을 공유하도록 배치된 제2 셀 쌍; 및

공통의 제3 비트 라인 콘택을 사용하며, 상기 제1 및 제2 셀 쌍과 비트 라인 방향으로 인접하되, 그 각각의 스토리지 노드가 상기 제1 및 제2 셀 쌍의 스토리지 노드의 상기 워드 라인 방향의 연장면에 오버랩되지 않고 상기 비트 라인 방향의 연장면에는 그 일부가 오버랩 되도록 배치된 제3 셀 쌍

을 포함하는 강유전체 메모리 장치.
제1항에 있어서, 상기 스토리지 노드가 실질적인 정방형인 것을 특징으로 하는 강유전체 메모리 장치.