KR930022561A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR930022561A
KR930022561A KR1019930006873A KR930006873A KR930022561A KR 930022561 A KR930022561 A KR 930022561A KR 1019930006873 A KR1019930006873 A KR 1019930006873A KR 930006873 A KR930006873 A KR 930006873A KR 930022561 A KR930022561 A KR 930022561A
Authority
KR
South Korea
Prior art keywords
gate
vth
subtransfer
field effect
effect transistor
Prior art date
Application number
KR1019930006873A
Other languages
English (en)
Other versions
KR960015522B1 (ko
Inventor
히로시 다까기
Original Assignee
시기 모리야
미쓰비시 뎅기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시기 모리야, 미쓰비시 뎅기 가부시끼가이샤 filed Critical 시기 모리야
Publication of KR930022561A publication Critical patent/KR930022561A/ko
Application granted granted Critical
Publication of KR960015522B1 publication Critical patent/KR960015522B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

비트선 콘택트의 수를 감소되게 하고, DRAM의 고집적화와 신뢰성의 향상에 기여하는 메모리TPF의 구조를 제공한다. DRAM의 각 메모리셀(M1,M2,M3,M4)는 전계효과 트랜지스터와 그의 전계효과 트랜지스터에 접속된 커패시터(1,11,111,1V)를 구비한다. 각 메모리셀을 구성하는 전계효과 트랜지스터는 낮은 Vth의 서브 트랜스퍼 게이트(A)와 높은 Vth의 서브트렌스퍼게이트(a),높은 Vth의 트렌스퍼 게이트(B)와 낮은 Vth의 서브 트렌스퍼 게이트(b), 높은 Vth의 트렌스퍼 게이트(C)와 낮은 Vth의 서브트렌스퍼 게이트(C), 낮은 Vth의 트랜스퍼 게이트(D)와 높은 Vth의 서브트렌스퍼 게이트(d)의 각각의 조합으로 되는 2개의 게이트를 가진다. 4개의 메모리셀가 1개의 비트선 콘택트를 공유한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 다이나믹.랜덤.액세스.메모리(DRAM)의 전체구성을 표시하는 블록도.
제2도는 본 발명의 DRAM의 메모리 어레이의 4비트분의 메모리셀을 표시하는 증가회로도.
제3도는 본 발명의 제1실시예에 따른 메모리셀의배치를 표시하는 평면도.
제4도는 제3도의 X-X선에 따르는 단면을 표시하는 단면도.

Claims (1)

  1. 반도체기판에 복수개의 메모리셀이 배열된 반도체 기억장치이고, 상기 메모리셀의 각각은, 전계효과 트랜지스터와 그의 전계효과 트랜지스터에 저속된 커패시터를 구비하고, 상기 전계효과 트래지스터는 제1의 한계치 전압을 가지는 제1게이트 전극과 상기 제1의 한계치 전압과 다른 제2의 한계치 전압을 가지는 제2게이트 전극을 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930006873A 1992-04-24 1993-04-23 반도체 기억장치 KR960015522B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-106831 1992-04-24
JP4106831A JP2824713B2 (ja) 1992-04-24 1992-04-24 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR930022561A true KR930022561A (ko) 1993-11-24
KR960015522B1 KR960015522B1 (ko) 1996-11-15

Family

ID=14443695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930006873A KR960015522B1 (ko) 1992-04-24 1993-04-23 반도체 기억장치

Country Status (4)

Country Link
US (1) US5600591A (ko)
JP (1) JP2824713B2 (ko)
KR (1) KR960015522B1 (ko)
DE (1) DE4312651C2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250674A (ja) * 1995-03-15 1996-09-27 Toshiba Microelectron Corp 半導体記憶装置
US5784328A (en) * 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
US5956350A (en) * 1997-10-27 1999-09-21 Lsi Logic Corporation Built in self repair for DRAMs using on-chip temperature sensing and heating
DE59814170D1 (de) 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6284316B1 (en) * 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US5909404A (en) * 1998-03-27 1999-06-01 Lsi Logic Corporation Refresh sampling built-in self test and repair circuit
JPH11297096A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体記憶装置
US6188095B1 (en) * 1998-09-30 2001-02-13 Siemens Aktiengesellschaft 6¼ f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels
US6180453B1 (en) 1998-12-21 2001-01-30 Vanguard International Semiconductor Corporation Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared
DE10011672A1 (de) * 2000-03-10 2001-09-20 Infineon Technologies Ag Integrierte DRAM-Speicherzelle sowie DRAM-Speicher
JP2010098081A (ja) * 2008-09-16 2010-04-30 Hitachi Ltd 半導体装置
JP5671418B2 (ja) * 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
KR101632723B1 (ko) 2014-10-31 2016-07-04 한국생산기술연구원 플립 칩 접합방법 및 이에 의해 제조된 플립 칩 패키지
US11309306B2 (en) * 2018-09-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stack-gate circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614749A (en) * 1969-06-02 1971-10-19 Burroughs Corp Information storage device
US3593037A (en) * 1970-03-13 1971-07-13 Intel Corp Cell for mos random-acess integrated circuit memory
BE788583A (fr) * 1971-09-16 1973-01-02 Intel Corp Cellule a trois lignes pour memoire a circuit integre a acces aleatoir
DE2352607B2 (de) * 1972-10-20 1976-10-28 Hitachi, Ltd., Tokio Halbleiterspeicher
US4021788A (en) * 1975-05-16 1977-05-03 Burroughs Corporation Capacitor memory cell
JPS57157573A (en) * 1981-03-25 1982-09-29 Fujitsu Ltd Semiconductor non-volatile memory cell
JPS6123361A (ja) * 1984-07-12 1986-01-31 Toshiba Corp 半導体記憶装置
JPH0787219B2 (ja) * 1986-09-09 1995-09-20 三菱電機株式会社 半導体記憶装置
JPH0815208B2 (ja) * 1987-07-01 1996-02-14 三菱電機株式会社 半導体記憶装置
JPH0666443B2 (ja) * 1988-07-07 1994-08-24 株式会社東芝 半導体メモリセルおよび半導体メモリ
US5293563A (en) * 1988-12-29 1994-03-08 Sharp Kabushiki Kaisha Multi-level memory cell with increased read-out margin
JPH02188958A (ja) * 1989-01-17 1990-07-25 Mitsubishi Electric Corp ダイナミックメモリ構造
JPH0358377A (ja) * 1989-07-24 1991-03-13 Mitsubishi Electric Corp ダイナミックｒａｍ用メモリセル回路
US5181188A (en) * 1989-07-07 1993-01-19 Sharp Kabushiki Kaisha Semiconductor memory device
JPH03278573A (ja) * 1990-03-28 1991-12-10 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
DE4312651A1 (de) 1993-10-28
JPH05299605A (ja) 1993-11-12
US5600591A (en) 1997-02-04
JP2824713B2 (ja) 1998-11-18
DE4312651C2 (de) 1996-04-11
KR960015522B1 (ko) 1996-11-15

Similar Documents

Publication Publication Date Title
US3740732A (en) Dynamic data storage cell
US5866928A (en) Single digit line with cell contact interconnect
KR890016573A (ko) 반도체기억장치
KR940016841A (ko) 정적 램 셀 및 메모리 소자
KR930022561A (ko) 반도체 기억장치
TW359817B (en) A non-volatile ferroelectric memory device with leakage preventing function
ES8202178A1 (es) Una formacion de memoria electronica de circuito integrado
KR920003517A (ko) 비트 라인에 대해 경사지게 배열된 메모리 매트릭스를 갖고 있는 반도체 메모리 디바이스
KR840003146A (ko) 다이나믹(Dynamic) RAM 집적회로 장치
US3691537A (en) High speed signal in mos circuits by voltage variable capacitor
KR930020698A (ko) 라이트 및 리드용 트랜지스터를 갖는 반도체 메모리 및 그의 제조방법과 그의 사용방법
KR920017109A (ko) 반도체 메모리 셀
KR920010880A (ko) 스태틱형 메모리셀
US3662356A (en) Integrated circuit bistable memory cell using charge-pumped devices
KR870008320A (ko) 상이형 메모리셀로 구성되는 반도체 메모리장치
KR930010988A (ko) 반도체 메모리 셀
KR0142037B1 (ko) 반도체 디바이스
KR100291182B1 (ko) 강유전체메모리장치
US4247919A (en) Low power quasi-static storage cell
KR870003508A (ko) 프로그래머블 반도체 리드 온리 메모리 장치
WO2004075297A1 (ja) 半導体記憶装置
KR950010085A (ko) 다이나믹 랜덤 억세스 메모리
ATE131314T1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung.
US5374839A (en) Semiconductor memory device
KR980006297A (ko) 다중 레벨 도전체 워드라인 스트래핑 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20001108

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee