KR920003517A - 비트 라인에 대해 경사지게 배열된 메모리 매트릭스를 갖고 있는 반도체 메모리 디바이스 - Google Patents

비트 라인에 대해 경사지게 배열된 메모리 매트릭스를 갖고 있는 반도체 메모리 디바이스 Download PDF

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Abstract

내용 없음

Description

비트 라인에 대해 경사지게 배열된 메모리 매트릭스를 갖고 있는 반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제15도는 본 발명에 따른 비트 라인 및 워드 라인에 관련된 메모리 어레이의 구성을 도시한 도면.
제16도는 제15도에 도시한 메모리 셀 어레이의 일 부분의 구조를 도시한 평면도.
제17도는 제15도의 선 F-F를 따라 절취하여 인접한 2개의 메모리 셀들의 구조를 도시한 단면도.

Claims (5)

  1. 인접한 2개의 워드 라인(WL22/WL23, WL24/WL25, WL26/WL27, 및 WL31 내지 WL34)로 각각 형성된 다수의 워드 라인 쌍, 다수의 비트 라인 쌍을 형성하기 위해 다수의 제2 비트라인(BL23/BL27 및 BL33)과 각각 쌍으로 되는 다수의 제1 비트라인(BL21/BL25 및 BL31), 및 행 및 열로 배열된 다수의 메모리 셀 쌍을 포함하고, 상기 다수의 메모리 셀 쌍의 행들이 상기 제1 및 제2 비트라인에 선택적으로 결합되며, 상기 다수의 메모리 셀쌍의 열이 상기 워드 라인 쌍에 각각 결합되는 단일 반도체 칩(160 및 181)상에 제조된 반도체 메모리 디바이스에 있어서, 상기 메모리 셀 쌍들이 상기 관련된 제1 및 제2 비트 라인의 세로 방향에 대해 각각 경사지게 연장되는 세로(L1/L3)을 갖고 있는 일반적으로 장방형인 다수의 능동 영역(AR1g/AR1k/AR3i/AR3m/AR5g/AR5k/AR7l/AR7m 및 AR11/AR12/AR15)내에 각각 형성되고, 상기 일반적으로 장방형인 능동 영역들의 상기 세로 방향들이 서로 거의 평행한 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 각각의 상기 다수의 메모리 셀들이 스위칭 트랜지스터 및 기억 캐패시터의 직렬 조합에 의해 실현되는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 기억 캐패시터가 상기 스위칭 트랜지스터 상에 제공된 축전극(164 및 186a 내지 1861), 유전막 구조물(165/DE) 및 카운터 전극(163/187)을 갖고 있는 적충형 기억 캐패시터인 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 비트 라인들이 상기 기억 개패시터를 통과하여, 상기 기억 캐피시터를 둘러싸는 레벨간 절연막 구조물내에 형성된 접촉홀(185a 내지 1851)을 통해 상기 스위칭 트랜지스터와 접촉 상태로 보유되는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제3항에 있어서, 레벨간 절연막(162)가 상기 워드 라인과 상기 기억 캐패시터 사이에 제공되고, 상기 비트 라인들이 상기 레벨간 절연막을 통과하여, 상기 레벨간 절연막내에 형성된 접촉홀(166a)를 통해 상기 스위칭 트랜지스터와 접촉 상태로 보유되는 것을 특징으로 하는 반도체.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910011386A 1990-07-06 1991-07-05 비트 라인에 대해 경사지게 배열된 메모리 매트릭스를 갖고 있는 반도체 메모리 디바이스 KR960003659B1 (ko)

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