KR840008195A - 반도체 메모리 장치 - Google Patents

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KR840008195A
KR840008195A KR1019840001122A KR840001122A KR840008195A KR 840008195 A KR840008195 A KR 840008195A KR 1019840001122 A KR1019840001122 A KR 1019840001122A KR 840001122 A KR840001122 A KR 840001122A KR 840008195 A KR840008195 A KR 840008195A
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가즈다가(외 3) 기무라
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미쓰다 가쓰시게
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도 A, 제6도 B는 각각 본 발명의 1실시예로서의 더미셀 및 메모리 셀의 평면도.
제7도 A, 제7도 B, 제7도 C는 각각 다른 실시예의 더미셀 용량 영역(容量領域)의 평면도, 사시도 및 단면도.
제8도A, 제8도B, 제8도C는 제7도의 실시예의 메모리 셀의 용량 영역의 평면도, 사시도 및 단면도.

Claims (5)

  1. 다수개의 데이터 선의 각각에 접속된, 다수개의 메모리 셀로서 정보 기억용의 제1의 용량을 가진 것과, 해당 데이터 선의 각각에 접속된 더미 셀로서, 해당 제1의 용량의 대략 1/2의 수치의 제2의 용량을 가진 것과, 해당 데이터 선의 내의 선택된 제1, 제2의 데이터선에 접속되여, 해당 제1의 데이터선에 접속된 메모리 셀의 1개가 선택되어, 해당 제2의 데이터 선에 접속된 더미 셀이 선택 되었을 때의 해당 제1, 제2의 데이터 선위의 신호를 차등 검출하는 수단과를 가지며, 해당 제1의 용량은, 2개의 병열 접속된 용량으로서, 해당 제2의 용량과, 동일 구조를 가진 것으로 되는 반도체 메모리 장치.
  2. 해당 제2의 용량은 반도체 기판에 마련된 제1의 홈 부분과, 해당 홈 부분의 포면에 마련된 제1의 절연막과, 해당 제1의 절연막에 적층된 제1의 용량 전극과를 가지며, 해당 포면 아래에, 반전층을 형성하는 것으로 되고, 해당 제1의 용량은, 해당 반도체 기판에 병열로 놓인 제2, 제3의 홈부분과, 해당 제2, 제3의 홈부분의 각각의 포면에 마련된 제2, 제3의 절연막과, 해당 제2, 제3의 절연막 위에 마련된 공통의 제2의 용량 전극으로 되고, 해당 제2, 제3의 홈부분의 각각의 포면 아래에 서로 도전적으로 접속된 반전층을 형성하는 것으로 되는 특허청구의 범위 제1항의 반도체 메모리 장치.
  3. 해당 메모리 셀은 해당 제2의 용량을 대응하는 데이터 선에 접속하는 전계효과 트랜지스터로서, 그 게이트가 대응하는 1개의 워드선에 접속되어, 그 소오스 및 드레인이 해당 대응하는 데이터선이 연재하는 방향에 따라서, 배치되어, 각 메모리 셀의 해당 제2, 제3의 홈 부분이 해당 데이터선에 직교하는 방향으로 병열로 놓여져 있는 특허청구의 범위 제2항의 반도체 메모리 장치.
  4. 서로가 인접하는 제1, 제2의 메모리 셀의 각각에 속하는 해당 제2, 제3의 홈부분이 서로 동일의 방향으로 또한, 해당 방향에 따라서 다른 위치에 병열로 놓여져 있는 특허청구의 범위 제2항의 반도체 메모리 장치.
  5. 해당 방향이 데이터 선에 연재하는 방향과 수직 방향인 특허청구의 범위 제4항의 반도체 메모리 장치.
    ※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019840001122A 1983-03-07 1984-03-06 반도체 메모리 장치 KR840008195A (ko)

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JP58035812A JPS59161860A (ja) 1983-03-07 1983-03-07 半導体メモリ装置

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