KR940016813A - 반도체 메모리셀 - Google Patents

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Abstract

트랜지스터의 동작이 안정되어 있고, 종래의 DRAM과 같은 대용량의 커패시터를 필요로 하지 않고, 정보의 기입/독출을 확실히 행할 수 있고, 단(端)채널화할 수 있고, 또는 셀면적을 작게 할 수 있고, 또는 ASIC 대응의 반도체 메모리 셀을 제공한다.
반도체 채널층 Ch1, 제1 및 제2의 도전게이트 G1,G2, 제1 및 제2의 도전층 L1,L2으로 이루어지는 정보축적용 트랜지스터 TR1및 반도체 채널형성영역 Ch2, 제3의 도전게이트 G3, 제3 및 제4의 도전층 L3,L4으로 이루어지는 스위치용 트랜지스터 TR2로 이루어지고, 제4의 도전층 L4은 제2의 도전게이트 G2에 접속되고, 제1의 도전게이트 G1및 제3의 도전게이트 G3는 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 도전층 L1및 제3의 도전층 L3은 메모리셀 선택용의 제2의 배선에 접속되고, 제2의 도전층 L2은 소정의 전위에 접속되고, 반도체 채널형성영역 Ch2은 기입/독출선택용 배선에 접속되어 있는 것을 특징으로 한다.

Description

반도체 메모리셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 메모리셀의 제1의 양태에 관한 원리도.

Claims (13)

  1. 제1 및 제2의 대향하는 2개의 주면(主面)을 가진 반도체 채널층과, 이 반도체 채널층의 2개의 주면에 대향하며, 그리고 제1 및 제2의 배리어층을 개재하여 배설된 제1 및 제2의 도전게이트와, 이 반도체 채널층의 양단에 접속된 제1 및 제2의 도전층으로 이루어지는 정보축적용 트랜지스터 및 제3의 주면을 가진 반도체 채널형성영역과, 이 반도체 채널형성영역의 제3의 주면에 대향하며, 그리고 제3의 배리어층을 개재하여 배설된 제3의 도전게이트와, 이 반도체 채널형성영역의 표면영역에 배설되며, 또한 정류접합(整流接合)을 형성하여 접하는 제3 및 제4의 도전층으로 이루어지며, 이 제3의 도전게이트가 이 제3 및 제4의 도전층을 연락하도록 배설된 스위치용 트랜지스터로 이루어지고, 제4의 도전층은 제2의 도전게이트에 접속되고, 제1의 도전게이트 및 제3의 도전게이트는 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 도전층 및 제3의 도전층은 메모리셀 선택용의 제2의 배선에 접속되고, 제2의 도전층은 0전위를 포함하는 소정의 전위에 접속되고, 반도체 채널형성영역은 기입/독출선택용 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  2. 제1항에 있어서, 상기 정보축적용 트랜지스터는 제1도전형의 트랜지스터로 이루어지고, 장기 스위치용 트랜지스터는 제1도전형과는 역의 도전형의 트랜지스터로 이루어지고, 상기 제1의 도전층과 정류접합을 형성하는 제5의 도전층을 개재하여, 제1의 도전층은 상기 제2의 배선에 접속되고, 상기 반도체 채널형성영역은 0전위를 포함하는 제2의 소정전위에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  3. 제1 및 제2의 대향하는 2개의 주면을 가진 제1의 반도체 채널층과, 이 제1의 반도체 채널층의 2개의 주면에 대향하며, 그리고 제1 및 제2의 배리어층을 개재하여 배설된 제1 및 제2의 도전게이트와, 이 제1의 반도체 채널층의 양단에 접속된 제1 및 제2의 도전층으로 이루어지는 정보축적용 트랜지스터 및 제3 및 제4의 대향하는 2개의 주면을 가진 제2의 반도체 채널층과, 이 제2의 반도체 채널층의 2개의 주면에 대향하며, 그리고 제3 및 제4의 배리어층을 개재하여 배설된 제3 및 제4의 도전게이트와, 이 제2의 반도체 채널층의 양단에 접속된 제3 및 제4의 도전층으로 이루어지는 스위치용 트랜지스터로 이루어지고, 제4의 도전층은 제2의 도전게이트에 접속되고, 제1의 도전 게이트 및 제3의 도전게이트는 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 도전층 및 제3의 도전층은 메모리셀 선택용의 제2의 배선에 접속되고, 제2의 도전층은 0전위를 포함하는 소정의 전위에 접속되고, 제4의 도전게이트는 기입/독출선택용 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  4. 제3항에 있어서, 상기 정보축적용 트랜지스터는 제1도전형의 트랜지스터로 이루어지고, 상기 스위치용 트랜지스터는 제1도전형과는 역의 도전형의 트랜지스터로 이루어지고, 상기 제1의 도전층과 정류접합을 형성하는 제5의 도전층을 개재하여, 제1의 도전층은 상기 제2의 배선에 접속되고, 상기 제4의 도전게이트는 0전위를 포함하는 제2의 소정전위에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  5. 제1의 반도체 채널형성영역, 이 제1의 반도체 채널형성영역의 표면영역과 정류접합을 형성하여 접하는 제1의 도전성 영역 및 제2의 도전성 영역 및 이 제1 및 제2의 도전성 영역을 연락하도록 이 제1의 반도체 채널형성영역상에 제1의 배리어층을 개재하여 배설된 제1의 도전게이트를 구비한 제1도전형의 정보축적용 트랜지스터 및 제2의 반도체 채널형성영역, 이 제2의 반도체 채널형성영역의 표면영역과 정류접합을 형성하여 접하는 제3의 도전성 영역 및 제4의 도전성 영역 및 이 제3 및 제4의 도전성 영역을 연락하도록 제2의 배리어층을 개재하여 이 제2의 반도체 채널형성영역상에 배설된 제2의 도전게이트를 구비하고, 또한 제1의 도전형과는 역의 제2도전형의 스위치용 트랜지스터로 이루어지는 반도체 메모리셀로서, 정보축적용 트랜지스터의 제1의 도전게이트와 스위치용 트랜지스터의 제2의 도전게이트는 메모리셀 선택용의 제1의 배선에 접속되고, 스위치용 트랜지스터의 제4의 도전성 영역은 축적용 트랜지스터의 제1의 반도체 채널형성영역에 접속되고, 스위치용 트랜지스터의 제3의 도전성 영역은 메모리셀 선택용의 제2의 배선에 접속되고, 정보축적용 트랜지스터의 제1의 도전성 영역은 독출선에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  6. 제5항에 있어서, 상기 제1의 도전성 영역은 정류접합을 통해 제2의 배선 또는 제3의 도전성 영역에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  7. 제6항에 있어서, 제1의 도전성 영역을 반도체로 구성하며, 또한 제2의 반도체 채널형성영역과 공통영역으로 하고, 상기 정류접합은 이 공통영역과 제3의 도전성 영역과의 사이에 형성되어 있고, 제1의 반도체 채널형성영역과 제4의 도전성 영역은 공통영역인 것을 특징으로 하는 반도체 메모리셀.
  8. 제7항에 있어서, 상기 제2의 도전게이트는 상기 제1의 도전게이트와 공통으로 구성되어 있는 것을 특징으로 하는 반도체 메모리셀.
  9. 제8항에 있어서, 제3의 도전성 영역은 제1의 도전성 영역과 쇼트키접합을 구성하는 실리사이드층 또는 금속층을 더 구비하고 있는 것을 특징으로 하는 반도체 메모리셀.
  10. 제1의 주면을 가진 제1의 반동체 채널형성영역, 이 제1의 반도체 채널형성영역의 표면영역과 정류접합을 형성하여 접하는 제1의 도전성 영역 및 제2의 도전성 영역 및 이 제1 및 제2의 도전성 영역을 연락하도록 제1의 배리어층을 개재하여 이 제1의 주면에 대향하여 배설된 제1의 도전게이트를 구비한 제1 도전형의 정보축적용 트랜지스터 및 대향하는 제2 및 제3의 주면을 가진 제2의 반도체 채널형성영역, 이 제2의 반도체 채널형성영역의 양단에 접속된 제3의 도전성 영역 및 제4의 도전성 영역 및 제2의 배리어층을 개재하여 이 제2의 주면에 대향하여 배설된 제2의 도전게이트를 구비하고, 또한 제1의 도전형과는 역의 제2도전형의 스위치용 트랜지스터로 이루어지는 반도체 메모리셀로서, 정보축적용 트랜지스터의 제1의 도전게이트와 스위치용 트랜지스터의 제2의 도전게이트는 메모리셀 선택용의 제1의 배선에 접속되고, 스위치용 트랜지스터의 제4의 도전성 영역은 축적용 트랜지스터의 채널형성영역에 접속되고, 스위치용 트랜지스터의 제3의 도전성 영역은 메모리셀 선택용의 제2의 배선에 접속되고, 정보축적용 트랜지스터의 제2의 도전성 영역은 소정의 전위에 접속되고, 정보축적용 트랜지스터의 제1의 도전성 영역은 스위치용 트랜지스터의 제3의 도전성 영역과 정류접합을 형성하여 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  11. 제10항에 있어서, 제3의 배리어층을 개재하여 상기 제2의 반도체 채널형성영역의 제3의 주면에 대향하여 제3의 도전게이트를 더 배설한 것을 특징으로 하는 반도체 메모리셀.
  12. 반도체기판 표면영역 또는 절연성 기판상에 형성된 제1도전형의 제1의 반도체영역과, 제1의 반도체영역의 표면영역에 배설되며, 또한 정류접합을 형성하여 접하는 제1의 도전성 영역과, 제1의 반도체영역의 표면영역에 배설되며, 또한 제1의 도전성 영역과는 이간하여 배설된 제2도전형의 제2의 반도체영역과, 제2의 반도체영역의 표면영역에 배설되며, 또한 정류접합을 형성하여 접하는 제2의 도전성 영역과, 제1의 반도체영역과 제2의 도전성 영역 및 제1의 도전성 영역과 제2의 반도체영역을 배리어층을 개재하여 연락하도록 배설된 도전게이트로 이루어지고, 도전게이트는 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 도전성 영역은 기입정보선택선에 접속되고, 제2의 도전성 영역은 메모리셀 선택용의 제2의 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
  13. 반도체기판 표면영역 또는 절연성 기판상에 형성된 제1도전형의 제1의 반도체영역과, 제1의 반도체영역의 표면영역에 배설되며, 또한 정류접합을 형성하여 접하는 제1의 도전성 영역과, 제1의 반도체영역의 표면영역에 배설되며, 또한 제1의 도전성 영역과는 이간하여 배설된 제2도전형의 제2의 반도체영역과, 제2의 반도체영역의 표면영역에 배설되며, 또한 정류접합을 형성하여 접하는 제2의 도전성 영역과, 제1의 반도체영역과 제2의 도전성 영역 및 제1의 도전성 영역과 제2의 반도체영역을 배리어층을 개재하여 연락하도록 배설된 도전게이트로 이루어지고, 도전게이트는 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 반도체영역은 메모리셀 선택용의 제2의 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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