KR100373304B1 - 반도체 기억장치 - Google Patents

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KR100373304B1
KR100373304B1 KR10-2000-0038960A KR20000038960A KR100373304B1 KR 100373304 B1 KR100373304 B1 KR 100373304B1 KR 20000038960 A KR20000038960 A KR 20000038960A KR 100373304 B1 KR100373304 B1 KR 100373304B1
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모리카와요시나오
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샤프 가부시키가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 반도체 기억장치는, 반도체 기판, 반도체 기판에 제공되고 서로 병렬 배치된 복수의 워드선, 각 복수의 워드선을 따라 제공된 복수의 메모리셀, 반도체 기판에 제공되고 서로 병렬 배치된 복수의 부비트선, 복수의 부비트선을 가로지르는 각 복수의 워드선, 복수의 부비트선에 병렬 배치된 복수의 주비트선, 복수의 워드선에 병렬 배치된 복수의 뱅크 선택선, 각 복수의 뱅크 선택선을 따라 제공되고 각 부비트선에 접속된 복수의 뱅크 선택 트랜지스터, 및 각 복수의 주비트선에 제공되고 각 복수의 주비트선을 복수의 부비트선의 복수의 뱅크 선택 트랜지스터의 한 세트에 접속하는 복수의 보조도전영역을 포함한다. 복수의 뱅크 선택 트랜지스터의 형태는 같다. 각 복수의 보조도전영역은 각 복수의 주비트선에 접속된 중앙부와 복수의 부비트선의 복수의 뱅크 선택 트랜지스터의 세트 중 대응하는 하나에 접속된 가지부를 포함하는 수정된 H 형태를 가지고 있다.

Description

반도체 기억장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치에 관한 것이며, 특히 주비트선과 부비트선을 가진 계층비트선방식의 반도체 기억장치에 관한 것이다.
MROM(Mask Read Only Memory)은 계층 비트선 구조를 채택한 종래의 반도체 기억장치이다. MROM은 이진수를 저장하도록 서로 다른 임계 레벨을 가진 2개의 트랜지스터(MOSFET)로 이루어진 메모리셀 구조를 포함한다. 2개의 트랜지스터 중 하나는 낮은 임계 레벨을 갖는다. 즉, 게이트 전극에 인가된 전압이 낮아도 트랜지스터를 통해 흐를 수 있는 충분한 전류를 갖는다. 다른 하나는 게이트 전극에 인가된 전압이 충분히 높을 때에만 전류를 흐르게 할 수 있는 높은 임계 레벨을 갖는다. 높고 낮은 임계 레벨을 갖는 2개의 트랜지스터를 각각 사용함으로써 2진 기억을 실현할 수 있다. 계층 비트선 구조는 해당 트랜지스터에 저장된 이진수의 값을 독출하는데 사용되며, 또한 고밀도의 메모리셀을 집적하는데 사용된다.
도2는 계층 비트선 구조를 갖는 MROM을 나타낸 회로도이다. 도2에 도시된 바와 같이, 주비트선(MB1,MB2, ... ) 및 부비트선(SB1,SB2, ...)은 계층 구조로 배열된다. 예컨대, 주비트선(MB1)은 홀수 부비트선(SB1)과 짝수 부비트선(SB2)사이에 배치된다. 하나의 트랜지스터를 갖는 메모리셀(M1,M2,...)중의 하나는 인접한 2개의 부비트선 사이에 위치한다. 각 메모리셀(M1,M2,...)의 소스는 인접한 2개의 부비트선 중 하나에 접속되며, 드레인은 다른 하나에 접속된다. 메모리셀의 게이트는 워드선(WL0, ..., WLn)에 접속된다. 주비트선(MB1,MB2,...)은 각각의 센스 회로(SA1, SA2,...) 및 충전회로(Ca)에 접속되거나, 또는 트랜지스터(MOSFET) (Q1,Q2,...)를 통해 GND에 접속된다. 각 홀수 부비트선은 뱅크 선택 트랜지스터(MOSFET)(BK1) 또는 (BK2)를 통해 주비트선에 접속된다. 뱅크 선택 트랜지스터(MOSFET)(BK1,BK2)의 게이트는 뱅크 선택선(BKL1,BKL2)에 각각 접속된다. 짝수 번째의 부비트선은 각각 뱅크 선택 트랜지스터(MOSFET)(BK3) 또는 (BK4)를 통해 주비트선에 접속된다. 뱅크 선택 트랜지스터(BK3,BK4)의 게이트는 뱅크 선택선(BKL3, BKL4)에 각각 접속된다.
예컨대, 메모리셀(M4)의 값을 독출하기 위해서, 뱅크 선택 트랜지스터(BK1)가 ON되도록 뱅크 선택선(BKL1)이 활성화되는 반면, 뱅크 선택 트랜지스터(BK3)가 ON되도록 뱅크 선택선(BKL3)이 활성화된다. 이로써 충전회로(Ca)로부터 주비트선(MB1), 뱅크 선택 트랜지스터(BK1), 및 부비트선(SB3)에 이르기까지 전류 경로가 형성된다. 메모리셀(M4)의 임계치가 낮은 값(low value)으로 설정되면, 활성화된 워드선(WL0)은 메모리셀(M4)을 ON시킨다. 이리하여 전류가 부비트선(SB3)으로부터 메모리셀(M4), 부비트선(SB4), 뱅크 선택 트랜지스터(BK3), 주비트선(MB2), 트랜지스터(Q1), 및 GND로 흐르게 된다. 반면에 메모리셀(M4)의 임계치가 높은 값(high value)으로 설정되면, 활성화된 워드선(WL0)은 메모리셀(M4)을 OFF로 되게 한다. 이때 상기 경로로 전류는 흐르지 못한다. 센스 회로(SA1)는 전류가 상기 경로를 통해 흐르는지의 여부를 결정하여 메모리셀(M4)에 저장된 이진수를 독출한다.
도3은 도2에 도시된 MROM을 제공하는 반도체 기판의 레이아웃 디자인을 도시한 회로도이다.
도3에는, 채널영역(CH)이 각각의 뱅크 선택 트랜지스터(BK1,BK2,...)에 제공된다. 보조도전영역(확산영역)(H)이 각각의 뱅크 선택 트랜지스터(BK1,BK2,...)를 통해 각각의 부비트선(SB1,SB2,...)에 접속된다. 각각의 뱅크 선택트랜지스터(BK1,BK2,...)는 대응하는 보조도전영역(H)의 콘택트 홀(CC)를 통해 각각의 주비트선(MB1,MB2,...)에 접속된다. 워드선(WL0,...,WLn)은 부비트선(SB1,SB2,...)과 교차한다.
주비트선(MB1,MB2,...)은 금속과 같은 저저항 재료로 만들어진다. 부비트선(SB1,SB2,...)은 트랜지스터의 소스와 트레인을 형성할 수 있는 확산층으로 이루어진다. 각 메모리셀은 2개의 인접한 부비트선을 소스 전극과 드레인 전극으로 각각 사용하며, 워드선(WL0,...,WLn)중의 하나를 도3에 도시된 방식으로 게이트 전극으로 사용한다.
여기서, 뱅크 선택 트랜지스터(BK1,BK2,...)는 광폭(w2)을 갖는 채널영역(Ch)을 각각 가지고 있다. 광폭 채널영역(Ch)은 충전회로로부터 메모리셀(M1,M2,...) 및 GND로 흐르는 전류를 증가시키며, 증가된 전류는 뱅크 선택 트랜지스터(BK1,BK2,...)의 성능을 향상시킬 수 있다. 이로 인해 메모리셀(M1,M2,...)로부터 데이터를 고속으로 독출할 수 있다.
도3에 도시된 바와 같이, 2개의 인접 뱅크 선택선(BK1,BK2,...)의 채널영역(CH)은 서로 마주보고 있다. 예컨대, 뱅크 선택선(BK1)의 채널영역(Ch)은 뱅크 선택선(BK2)의 채널영역(Ch)과 대향한다. 뱅크 선택선(BK3)의 채널영역(Ch)은 뱅크 선택선(BK4)의 채널영역(Ch)과 대향한다. 뱅크 선택 트랜지스터 사이, 즉, BK1과 BK2 사이 또는 BK3과 BK4 사이의 폭(b)은 뱅크 선택 트랜지스터들을 충분히 절연시킬 수 있어야 한다. 충분한 폭(b)은 메모리 어레이 폭(a)의 증가를 가져오며, 결국 큰 칩 사이즈를 유발한다.
그러한 문제를 해결하기 위해, 일본국 특허 공개 공보 제94-104406호에서는 도4 및 도5에 각각 도시된 회로구조 및 레이아웃 디자인을 가진 MROM을 소개한다. 도2 내지 5에서 같은 참조부호는 같은 부분을 나타낸다.
도4에서 명백하듯이, 뱅크 선택 트랜지스터(BK2-1, BK2-2)는 서로 병렬로 접속되어 있으며, 뱅크 선택 트랜지스터(BK3-1, BK3-2)는 서로 병렬로 접속되어 있다. 뱅크 선택 트랜지스터(BK2-1,BK2-2)는 도2에 도시된 뱅크 선택 트랜지스터(BK2)와 같은 전류공급능력(단위 면적당 전류량)을 갖는다. 각각의 뱅크 선택 트랜지스터(BK3-1,BK3-2)는 도2에 도시된 뱅크 선택 트랜지스터(BK3)와 같은 전류공급능력을 갖는다.
도5에서 명백하듯이, 보조도전영역(H)(확산 영역)은 각각 H모양을 갖는다. 부비트선(SB1)은 뱅크 선택 트랜지스터(BK2-1,BK2-2)를 통해 보조도전영역(H)에 접속된다. 같은 방법으로, 부비트선(SB2)은 뱅크 선택 트랜지스터(BK4)를 통해 보조도전영역(H)에 접속된다. 부비트선(SB3)은 뱅크 선택 트랜지스터(BK1)를 통해 보조도전영역(H)에 접속된다. 부비트선(SB4)은 뱅크 선택 트랜지스터(BK3-1,BK3-2)를 통해 보조도전영역(H)에 접속된다. 각각의 보조도전영역(H)은 절연층(도시 안됨)의 콘택트 홀(CC)을 통해 주비트선(MB1,MB2,...)중의 하나에 접속된다.
여기서, 각각의 뱅크 선택 트랜지스터(BK2-1,BK2-2,BK3-1,BK3-2)의 채널영역(Ch)의 폭(w1)은 도3에 도시된 각각의 뱅크 선택 트랜지스터(BK2,BK3)의 채널영역(Ch)의 폭(w2)보다 작다. 이로써 칩 사이즈의 증가가 방지된다.
각각의 뱅크 선택 트랜지스터(BK2-1,BK2-2)의 채널영역(Ch)의 폭(w1)은 작아도 좋다. 그러나, 뱅크 선택 트랜지스터(BK2-1,BK2-2)의 채널영역(Ch)의 폭(w1)의 합(w1 + w1)이 도3에 도시된 뱅크 선택 트랜지스터(BK2)의 채널영역(Ch)의 폭(w2)과 같을 때(w1 + w1 = w2), 뱅크 선택 트랜지스터(BK2-1,BK2-2)는 도3에 도시된 뱅크 선택 트랜지스터(BK2)와 같은 양의 전류를 제공한다. 도3에 도시된 뱅크 선택 트랜지스터(BK3-1,BK3-2)와 뱅크 선택 트랜지스터(BK3)사이의 관계도 상기와 같다.
"w1 + w1 = w2"의 관계가 도5에 도시된 레이아웃 디자인에서 만족될 때도, 그 관계는 미세구조(Microstructure)상의 문제로 인해 실제의 LSI에서는 성립하지 않는다. 이러한 경우에, 도4에 도시된 뱅크 선택 트랜지스터(BK2-1,BK2-2)는 도3에 도시된 뱅크 선택 트랜지스터(BK2)와 다른 전류공급능력을 갖는다. 또한, 도4에 도시된 뱅크 선택 트랜지스터(BK3-1,BK3-2)는 도2에 도시된 뱅크 선택 트랜지스터(BK3)와 다른 전류공급능력을 갖는다. 이는 뱅크 선택 트랜지스터의 채널영역(Ch)의 유효폭이 레이아웃 디자인에서 보다 실제 LSI에서 더 작기 때문이다. 다시 말해, 레이아웃 디자인에서 뱅크 선택 트랜지스터의 채널영역(Ch)의 폭은 채널영역(Ch)으로 작용하지 않는 무효폭을 포함하기 때문이다. 이 무효폭은 게이트 길이가 일정할 때 게이트폭에 의존하지 않는다.
도6은 2개의 부비트선(SB)간의 뱅크 선택 트랜지스터의 채널영역(Ch)을 도시한다. 도6은 또한 레이아웃 디자인에서 채널영역(Ch)의 폭(w1)과 실제 LSI에서의 채널영역(Ch)의 유효 및 무효폭(w6,w4)사이의 관계(w6 = w1 - 2 x w4)를 나타낸다.
상기 관계식을 고려하면, 뱅크 선택 트랜지스터(BK2-1,BK2-2)의채널영역(Ch)의 유효폭의 합(Weff0)은 다음 관계식으로 표현된다. 즉, Weff0= (w1 - 2 x w4) + (w1 - 2 x w4) = 2 x w1 - 4 x w4). 도3에 나타난 뱅크 선택 트랜지스터(BK2)의 채널영역(Ch)의 유효폭(Weff1)은 다음 관계식 : Weff1= w2 - 2 x w4 = 2 x w1 - 2 x w4 로 표현되며, 여기서 w2는 레이아웃 디자인에서의 뱅크 선택 트랜지스터(BK2)의 채널영역(Ch)의 폭(= 2 x w1)이다. 상기와 같이 무효폭(w4)이 일정하기 때문에, 도5에 도시된 뱅크 선택 트랜지스터(BK2-1,BK2-2)의 채널영역(Ch)의 유효폭의 합(Weff0)은 도3에 도시된 뱅크 선택 트랜지스터(BK2)의 채널영역(Ch)의 유효폭(Weff1)보다 작다. 또한, 레이아웃 디자인에서 정의된 값(w1 + w1 = w2)은 폭(w1)의 편차 때문에 실제의 LSI에서는 종종 유지되지 않는다. 이러한 이유로, BK3-1 및 BK3-2 뿐만 아니라 뱅크 트랜지스터(BK2-1,BK2-2)의 결합은 전류공급능력을 줄여왔다.
레이아웃 디자인에서의 채널영역(Ch)의 폭(w1)은 무효폭(w4)을 고려하도록 정의될 수 있다. 무효폭(w4)은 실제 LSI의 제조 조건에 따라 변하며, 따라서 유효폭(w6)을 제어하기 어렵다. 뱅크 선택 트랜지스터에서의 편차로 인해 메모리셀의 독출 속도는 메모리셀에서의 값이 독출되는 뱅크 선택 트랜지스터에 따라 다르다. 이러한 이유로, 안정되고 빠른 독출은 불가능하다.
또한, 보조도전영역(H)은 기생용량을 갖는다. 도5에 도시된 레이아웃 디자인에서 분명하듯이, 보조도전영역(H)은 H 모양을 이룬다. 보조도전영역(H)의 면적이 넓으면, 주비트선의 기생용량의 증가를 가져온다. 이로 인해 메모리셀 값의 독출속도는 느려진다.
본 발명의 일 양태에 따르면, 본 발명의 반도체기억장치는, 반도체 기판, 상기 반도체 기판상에 병렬 배치된 복수의 워드선, 상기 각 워드선을 따라 배열된 복수의 메모리셀, 상기 반도체 기판상에 서로 상기 각 워드선과 교차하고 서로 병렬 배치된 복수열의 부비트선, 상기 복수의 각 부비트선과 병렬 배치된 복수의 주비트선, 상기 각 워드선과 병렬 배치된 복수의 뱅크 선택선, 상기 각 뱅크 선택선을 따라 배열되어 상기 각 부비트선에 접속된 복수의 뱅크 선택 트랜지스터, 상기 각 주비트선마다 마련되어 복수의 각 주비트선을 복수의 부비트선의 1조의 복수의 뱅크 선택 트랜지스터에 접속하는 복수의 보조도전영역을 포함한다. 복수의 뱅크 선택 트랜지스터의 모양은 동일하다. 각 복수의 보조도전영역은 각 복수의 주비트선에 접속되는 중앙부와 복수의 부비트선의 복수의 뱅크 선택 트랜지스터의 대응 세트에 각각 접속된 브랜치 영역을 포함하는 변형된 H 모양을 가지고 있다.
본 발명의 일 실시예에서, 각 복수의 보조도전영역은 4개의 브랜치 영역과 하나의 변형된 H 모양을 하고 있다.
본 발명의 일 실시예에서, 2개의 4-브랜치 영역은 다른 것보다 작다.
본 발명의 일 실시예에서, 반도체 기판은 제1 도전형이며, 복수의 부비트선이 제2 도전형 확산층이다.
본 발명의 일 실시예에서, 각 복수의 메모리셀은 복수의 부비트선중 하나를 소스 및 드레인으로 가지고 있으며, 복수의 워드선중 하나를 게이트 전극으로 가지고 있다.
본 발명의 일 실시예에서, 각 복수의 주비트선은 낮은 저항의 금속물질로 만들어져 있다.
본 발명의 다른 양태에 따르면, 반도체 기억장치는, 반도체 기판, 반도체 기판에 제공되고 서로 병렬 접속된 복수의 워드선, 각 복수의 워드선을 따라 제공된 복수의 메모리셀, 반도체 기판에 제공되고 서로 병렬 접속되어 있으며 각 복수의 워드선이 복수의 부비트선을 가로지르는 복수의 부비트선, 복수의 부비트선에 병렬 접속된 복수의 주비트선, 복수의 워드선에 병렬 접속된 복수의 뱅크 선택선, 가 복수의 뱅크 선택선에 제공되어 각 부비트선에 접속된 복수의 뱅크 선택 트랜지스터, 각 복수의 주비트선에 제공되어 각 복수의 주비트선을 한 세트의 복수의 부비트선에 접속하는 복수의 보조도전영역을 포함한다. 복수의 뱅크 선택선중의 하나에 따라 제공된 복수의 뱅크 선택 트랜지스터 및 상기 복수의 뱅크 선택선중의 하나에 인접한 또 다른 복수의 뱅크 선택선을 따라 제공된 복수의 뱅크 선택 트랜지스터는 서로 교대로 배열되어 있으며 복수의 워드선중 하나와 다른 하나 사이에 안쪽으로 돌출되어 있다.
본 발명의 일 실시예에서, 반도체 기판은 제1 도전형이며, 복수의 부비트선은 제2 도전형 확산층이다.
본 발명의 일 실시예에서, 각 복수의 메모리셀은 복수의 부비트선 중 하나를 소스 및 드레인으로 가지고 있으며 복수의 워드선 중 하나를 게이트 전극으로 가지고 있다.
본 발명의 일 실시예에서, 각 복수의 주비트선은 낮은 저항의 금속 물질로 만들어져 있다.
따라서, 상기한 본 발명은 칩 사이즈의 증가 없이 안정된 고속의 독출을 제공하는 반도체 기억장치를 실현할 수 있는 이점이 있다.
본 발명의 상기 및 다른 이점들은 첨부 도면을 참조하여 다음의 상세한 설명을 읽고 이해함으로써 당업자에게 명백하게 될 것이다.
도1은 본 발명의 일 실시예에 따른 반도체 기억장치의 레이아웃 디자인을 나타낸 회로도이다.
도2는 계층 비트선 구조를 갖는 MROM을 예시한 회로도이다.
도3은 도2에 도시된 MROM을 제공하는 반도체 기판의 종래의 레이아웃 디자인을 예시한 회로도이다.
도4는 계층 비트선 구조를 갖는 다른 MROM을 예시한 회로도이다.
도5는 도4에 도시된 MROM을 제공하는 반도체 기판에 대한 종래의 레이아웃 디자인을 예시한 회로도이다.
도6은 두 개의 부비트선간의 뱅크 셀렉트 트랜지스터의 채널영역을 예시한 회로도이다.
도1은 본 발명의 일 실시예에 따른 반도체 기억장치의 레이아웃 디자인이다. 상기 반도체 기억장치는 계층 비트선 구조를 갖는 MROM이다. 도2는 본 발명에 따른 반도체 기억장치의 회로도를 나타낸다.
도1에 도시된 바와 같이, 상기 반도체 기억장치는, 서로 병렬 배치된 워드선(WL0, ..., WLn), 및 각 워드선을 따라 배치된 메모리셀(M1,M2,...)을 포함한다. 부비트선(SB1,SB2, ...)은 각 워드선(WL0, ..., WLn)에 교차하면서 서로 병렬로 배치되어 있다. 주비트선(MB1,MB2, ... )은 각 워드선(WL0, ..., WLn)과 교차하면서 서로 병렬로 배치되어 있다. 뱅크 선택선(BKL1,BKL2,BLK3,BKL4, ...)은 워드선(WL0, ..., WLn)에 병렬로 배치되어 있다. 뱅크 선택 트랜지스터(BK1,BK2,BK3,BK4, ...)는 뱅크 선택선(BKL1,BKL2,BKL3,BKL4, ...)상에 각각 형성된다.
보조도전영역(확산영역)(H)은 수정된 H 모양을 하고 있으며 콘텍트 홀(CC)을 통해 주비트선(MB1,MB2, ...)중 하나에 접속된 중앙부(Ha) 및 뱅크 선택 트랜지스터(BK1,BK2,BK3,BK4, ...)중 하나에 접속된 브랜치 영역(Hb)을 가지고 있다. 따라서, 뱅크 선택 트랜지스터(BK1,BK2,BK3,BK4, ...)는 보조도전영역(확산영역)(H)를 통해 대응하는 주비트선에 접속되어 있다.
반도체 기억장치의 반도체 기판은 제1 도전형(즉, p-타입 또는 p-웰)이다. 부비트선(SB1,SB2, ...)은 트랜지스터의 소스와 드레인을 형성할 수 있는 제2 도전형(즉, n-타입)의 확산층으로 형성된다. 메모리셀(M1,M2, ...)은 2개의 인접한 부비트선(SB1,SB2, ...)을 소스 및 드레인으로 각각 사용하며, 워드선(WL0, ... ,WLn)중의 하나를 게이트 전극으로 각각 사용한다. 주비트선(MB1,MB2, ...)은 금속과 같은 저저항 재료로 형성된다.
뱅크 선택선(BKL1)의 뱅크 선택 트랜지스터(BK1) 및 뱅크 선택선(BKL2)의 뱅크 선택 트랜지스터(BK2)는 뱅크 선택 트랜지스터(BK1,BK2)의 채널영역(Ch)이 뱅크 선택선들(BKL1,BKL2)사이로 안쪽으로 돌출되어 있는 방식으로 교대로 배열되어 있다. 마찬가지로, 뱅크 선택선(BKL3)의 뱅크 선택 트랜지스터(BK3) 및 뱅크 선택선(BKL4)의 뱅크 선택 트랜지스터(BK4)는 뱅크 선택 트랜지스터(BK3,BK4)의 채널영역(Ch)이 뱅크 선택선들(BKL3,BKL4)사이로 안쪽으로 돌출하는 방식으로 교대로 배열되어 있다.
그러한 레이아웃 디자인에서, 각 뱅크 선택 트랜지스터(BK1,BK2,BK3,BK4, ...)의 채널영역(Ch)의 폭(w2)은 큰 반면에 뱅크 선택선(BKL1,BKL2)은 서로 가까이 배치되어 있으며 뱅크 선택선(BKL3,BKL4)은 서로 가까이 배치되어 있다. 이러한 배치는 칩 사이즈의 증가를 방지하는 한편 뱅크 선택 트랜지스터(BK1,BK2,BK3,BK4)의전류공급능력을 감소시키지 않으며 메모리셀로부터의 독출속도는 감소되지 않는다. 또한, 뱅크 선택 트랜지스터(BK1,BK2,BK3,BK4, ...)는 같은 모양과 크기를 갖는다. 따라서, 메모리셀로부터의 독출데이터 속도는 어느 뱅크 선택 트랜지스터를 통해 데이터가 전송되는지와 관계없이 같다. 안정된 고속의 독출이 가능한 것이다.
각 보조도전영역(H)은 4개의 브랜치 영역(Hb)을 가지는데, 그중 둘은 나머지 보다 짧다. 따라서, 각 보조 도전영역(H)의 면적은 도5에 도시된 종래의 반도체 기억장치의 보조도전영역(H)에 비해 작다. 보조도전영역(H)의 보다 작은 면적에 대응하는 주비트선의 기생용량이 감소되어, 메모리셀로부터 고속으로 데이터를 독출할 수 있다.
예컨대, 반도체 기억장치가 하나의 주비트선을 통해 4개의 메모리셀로부터 데이터를 독출하고 하나의 뱅크가 32 메모리셀을 포함하는 구조를 가질 때, 그 장치에는 64개의 수정된 H 형태의 보조도전영역(H)이 있다. 이들 보조도전영역(H)의 모든 기생용량은 주비트선의 용량에 더해진다. 주비트선의 용량은 메모리셀로부터의 데이터 독출속도에 악영향을 준다. 이를 방지하기 위해서는 보조도전영역(H)의 면적은 작아야 하며 원주는 짧아야 한다. 수정된 H 형태의 보조도전영역(H)은 도5에 도시된 종래의 도전영역(H)의 보조도전영역(H)에 비해 작은 면적과 짧은 원주를 갖게 됨으로써, 주비트선의 총용량을 줄여 고속의 독출을 얻는다.
상기한 바와 같이, 본 발명의 반도체 기억장치에서는 칩 사이즈의 증가를 방지하며, 뱅크 선택 트랜지스터의 채널폭은 넓고 균일하며, 뱅크 선택 트랜지스터는크고 일정한 전류공급능력을 갖는다. 따라서, 상기 반도체 기억장치는 안정된 고속 독출을 제공한다.
다양한 다른 응용들이 본 발명의 범위와 정신에서 벗어나지 않고 당업자들에 의해 분명하고도 쉽게 이루어질 수 있다. 따라서, 첨부된 특허청구범위는 본 명세서에 기술된 내용으로 한정되지 않으며, 더 넓게 해석될 수 있다.

Claims (10)

  1. 반도체 기판,
    반도체 기판상에 제공되고 서로 병렬로 배치된 복수의 워드선,
    상기 복수의 워드선 각각을 따라 제공된 복수의 메모리셀,
    반도체 기판상에 제공되고 서로 병렬로 배치되어 있으며, 상기 복수의 워드선과 각각 교차하는 복수의 부비트선,
    복수의 부비트선에 병렬로 배치된 복수의 주비트선,
    복수의 워드선에 병렬로 배치된 복수의 뱅크 선택선,
    상기 복수의 뱅크 선택선 각각을 따라 제공되며, 각 부비트선에 접속된 복수의 뱅크 선택 트랜지스터, 및
    상기 복수의 주비트선 각각에 대해 제공되어, 복수의 주비트선을 각각 복수의 부비트선의 한 세트의 복수의 뱅크 선택선에 접속하는 복수의 보조도전영역을 포함하고,
    상기 복수의 뱅크 선택 트랜지스터의 모양은 같으며,
    상기 복수의 보조도전영역은 각각 복수의 주요 비트선 각각에 접속되는 중앙부 및 복수의 부비트선의 복수의 뱅크 선택선의 세트 중 대응하는 하나에 접속된 가지부를 포함하는 수정된 H 형태로 되어 있는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 보조도전영역은 각각 4개의 가지부를 포함하는 반도체 기억장치.
  3. 제2항에 있어서,
    상기 4개의 가지부 중 2개는 다른 것보다 작은 반도체 기억장치.
  4. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형이고 복수의 부비트선이 제2 도전형 확산층인 반도체 기억장치.
  5. 제1항에 있어서,
    상기 복수의 메모리셀은 각각 복수의 부비트선 중 하나를 소스 및 드레인으로 갖고 있고 복수의 워드선 중 하나를 게이트 전극으로 갖는 반도체 기억장치.
  6. 제1항에 있어서,
    각 복수의 주비트선은 각각 저저항의 금속 물질로 이루어지는 반도체 기억장치.
  7. 반도체 기판,
    상기 반도체 기판에 제공되고 서로 병렬로 배치된 복수의 워드선,
    상기 복수의 워드선 각각을 따라 제공된 복수의 메모리셀,
    상기 반도체 기판에 제공되고 서로 병렬로 배치되며, 상기 복수의 워드선과 각각 교차하는 복수의 부비트선,
    상기 복수의 부비트선에 병렬로 배치된 복수의 주비트선,
    상기 복수의 워드선에 병렬로 배치된 복수의 뱅크 선택선,
    상기 각 복수의 뱅크 선택선 각각을 따라 동일한 형상을 가지며 배치되고 그리고 각 부비트선에 접속된 복수의 뱅크 선택 트랜지스터, 및
    상기 복수의 주비트선 각각에 대해 제공되고 각 복수의 주비트선을 각각 복수의 부비트선 세트에 접속하는 복수의 보조 도전 영역을 포함하며,
    복수의 뱅크 선택선 중 하나의 뱅크 선택선을 따라 배치된 복수의 뱅크 선택 트랜지스터와, 상기 하나의 뱅크 선택선에 인접한 복수의 뱅크 선택선 중 다른 하나의 뱅크 선택선을 따라 배치된 복수의 뱅크 선택 트랜지스터가, 교대로 배치되고 그리고 상기 하나의 뱅크 선택선과 다른 하나의 뱅크 선택선 사이에서 동일한 형상을 가지며 안쪽으로 돌출하고, 복수의 뱅크 선택선중 상기 하나의 뱅크 선택선과 다른 하나의 뱅크 선택선은 적어도 하나의 중앙부의 동일 측방에 위치하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서,
    상기 반도체 기판은 제1 도전형이고 복수의 부비트선이 제2 도전형 확산층인 반도체 기억장치.
  9. 제7항에 있어서,
    상기 복수의 메모리셀은 각각 복수의 부비트선 중 하나를 소스 및 드레인으로 가지고 있고 복수의 워드선 중 하나를 게이트 전극으로 가지고 있는 반도체 기억장치.
  10. 제7항에 있어서,
    상기 복수의 주비트선은 각각 저저항의 금속 재료로 만들어진 반도체 기억장치.
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