KR950027845A - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR950027845A
KR950027845A KR1019950005677A KR19950005677A KR950027845A KR 950027845 A KR950027845 A KR 950027845A KR 1019950005677 A KR1019950005677 A KR 1019950005677A KR 19950005677 A KR19950005677 A KR 19950005677A KR 950027845 A KR950027845 A KR 950027845A
Authority
KR
South Korea
Prior art keywords
memory cell
cell units
select transistors
semiconductor
adjacent
Prior art date
Application number
KR1019950005677A
Other languages
English (en)
Other versions
KR0159457B1 (ko
Inventor
세이이치 아리토메
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR950027845A publication Critical patent/KR950027845A/ko
Application granted granted Critical
Publication of KR0159457B1 publication Critical patent/KR0159457B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 반도체 메모리장치는, 반도체 기판과; 소정 방향으로 배열된 워드선; 각각 전하축적층과 반도체기판상에 적층된 제어게이트를 갖추면서 각각 다수의 메모리셀을 갖추고, 하나의 유니트로서 기록 및 소거동작이 상기 전하축적층과 상기 반도체기판사이의 전송전하에 의해 수행되는 다수의 메모리셀 유니트; 상기 워드선을 지나는 방향으로 배열됨과 더불어 상기 다수의 메모리셀을에 대해 데이터를 전송하기 위한 다수의 데이터선 및; 상기 다수의 메모리셀 유니트와 상기 다수의 데이터선 사이에 배열됨과 더불어 각각 상기 다수의 메모리셀 유니트중 대응하는 하나에 연결된 제1단과 상기 다수의 데이터선중 대응하는 하나에 연결된 제2단을 갖춘 다수의 선택트랜지스터를 포함한다.
다수의 선택트랜지스터는 그 채널부로서 다수의 메모리셀 유니트상에 헝성된박막반도체층을 갖춘 박막트랜지스터를 형성한다.

Description

반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제1실시에에 따른 NAND형 EEPROM의 구조를 나타낸 평면도,
제4도는 제3도에 도시된 4A-4A선에 따른 단면도,
제5도는 제3도 및 제4도에 도시된 셀어레이의 등가회로도,
제7도는 제1실시예에의 변형을 나타낸 등가회로도,
제8도는 제2실시예에 따른 NAND형 EEPROM의 구조를 나타낸 평면도.

Claims (18)

  1. 반도체 기판과; 소정 방향으로 배열된 워드선; 각각 전하축적층과 반도체기판상에 적층된 제어게이트를 갖추면서 각각 다수의 메모리셀을 갖추고, 하나의 유니트로서 기록 및 소거동작이 상기 전하축적층과 상기 반도체기판 사이의 전송전하에 의해 수행되는 다수의 메모리셀 유니트; 상기 워드선을 지나는 방항으로 배열됨과 더불어 상기 다수의 메모리셀에 대해 데이터를 전송하기 위한 다수의 데이터선 및; 상기 다수의 메모리셀 유니트와 상기 다수의 데이타선 사이에 배열됨과 더불어 각각 상기 다수의 메모리셀 유니트중 대응하는 하나에 연결된 제1단과 상기 다수의 데이터선중 대응하는 하나에 연결된 제2단을 갖춘 다수의 선택트랜지스터를 구성하여 구성되고, 상기 각 다수의 선택트랜지스터의 상기 제1단이 데이터선 방향으로 인접하는 메모리셀 유니트에 의해 분할되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 메모리셀 유니트가 다수의 블럭으로 분할되고, 각 블럭이 소정 메모리셀 유니트에 의해 구성됨과 더불어 서로 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 셀전류가 상기 인접하는 메모리셀 유니트에 의해 분하된 상기 선택트린지스터를 매개로 상기 인접하는 메모리셀 우니트중 하나에 흐르는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 워드선 방향으로 배열된 인접하는 선택트랜지스터의 게이트가 선택게이트선에 공통으로 연결된 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 워드선 방향으로 배열된 인접하는 선택트랜지스터의 게이트가 선택게이트선에 분리적으로 연결된 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 메모리셀 유니트가 상기 선택트랜지스터의 연결단을 제외하고전기적으로 분리된 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 다수의 선택트랜지스터가 워드선 방향으로 인접하는 제1 및 제2 선택트랜지스터를 포함하고, 워드선 방향으로 배열된 인접하는 메모리셀 유니트가 상기 제1및 제2선택트랜지스터를 매개로 동일 데이터선에 연결되며, 상기 메모리셀 유니트등 원하는 하나가 상기 안접하는 메모리셀 유니트중 하나를 선택하도록 상기 동일 데이터선에 연결된 상기 제1 및 제2 선택트랜지스터중 하나를 도전되게 함으로써 동작되는 것을 특징으로 하는 반도체 메모리장치.
  8. 제1항에 있어서, 상기 다수의 메모리셀 유니트와 공통소스선 사이에 연결된 제2선택트래시스터를 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  9. 제1항에 있어서, 상기 각 다수의 메모리셀 유니트가 상기 다수의 선택트랜지스터의 대응하는 하나를 매개로 상기 다수의 데이터선의 대응하는 하나에 연결된 제1단과, 상기 다수의 선택트랜지스터중 다른 하나를 매개로 상기 다수의 데이터선중 다른 하나에 연결된 제2단을 갖춘 것을 특징으로 하는 반도체 메모리장치.
  10. 제1항에 있어서, 제1메모리셀 유니트의 양단이 각각 제1및 제2선택트랜지스터에 연결됨과 더부러 제2메모리셀 유니트의 양단이 워드선 방향으로 상기 제1메모리셀 유니트에 인접하고, 제3및 제4선택트랜지스터에 연결되며, 상기 제1및 제4선택트랜지스터가 제1데이터선에 연결되고, 상기 제2및 상기 제3선택트랜지스터가 제2데이터선에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제1항에 있어서, 상기 다수의 선택트랜지스터가 채널부로서의 상기 다수의 메모리셀 유니트상에 형성된 박막 반도체츠을 갖춘 박막트랜지스터를 형성하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제1항에 있어서, 상기 가 다수의 메모리셀 유니트가 다수의 메모리셀이 직렬연결 구조를 갖는 것을 특징으로 하는 반도체 메모리장치.
  13. 제1항에 있어서, 상기 각 다수의 메모리셀 유니트가 다수의 메모러셀 각각의 소스 및 드레인이 서로 연결된 병렬연결 구조를 갖는 것을 특징으로 하는 반도체 메모리장치.
  14. 반도체기판과; 각각 전하축적층과 상기 반도체기판상에 적층된 제어회로를 갖느 각각 다수의 메모리셀을 갖추고, 하나의 유니트로서 기록 및 소거동작이 상기 전하축적층과 상기 반도체기판 사이에서 수행되는 다수의 메모리셀 유니트; 채널부로서 상기 다수의 메모리셀 유니트상에 형성된 박막반도체층을 갖는 박막트랜지스터에 의해 구성된 다수의 선택트랜지스터 및; 상기 다수의 선택트랜지스터를 매개로 상기 다수의 메모리셀 유니트에 연결된 다수의 데이터선을 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  15. 제14항에 있어서, 상기 메모리셀 유니트가 다수의 블럭으로 분할되고, 각 블럭이 소정 메모리셀 유니트에 의해 구성됨과 더불어 서로 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제14항에 있어서, 상기 다수의 선택트랜지스터가 서로 안접하는 제1 및 제2선택트랜지스터를 포함하고, 인접하는 메모리셀 유니트가 각각 상기 제1 및 제2선택트랜지스터를 매개로 동일 데이터선에 연결되며, 상기 메모리셀 유니트중 원하는 하나가 상기 인접하는 메모리셀 유니트중 하나를 선택하도록 상기 동일 데이터선에 연결된 상기 제1 및 제2선택트랜지스터중 하나를 도전되게 함으로써 동적되는 것을 특징으로 하는 반도체 메모리장치.
  17. 제14항에 있어서, 상기 다수의 메모리셀 유니트가 상기 다수의 선택트랜지스터의 대응하는 하나를 매개로 상기 다수의 데이터선의 대응하는 하나에 연결된 제1단과, 상기 다수의 선택트랜지스터중 다른 하나를 매개로 상기 다수의 데이터선중 다른 하나에 연결된 제2단을 갖춘 것을 특징으로 하는 반도체 메모리장치.
  18. 제14항에 있어서, 상기 박막트랜지스터가 메모리셀 유니트부를 제외한 주변회로부에 형성된 것을 특징으로 하는 반도체 메모리장치.
    ※ 참고사항 ; 최초출원 내용에 의하여 공개하는 것임.
KR1019950005677A 1994-03-14 1995-03-14 반도체 메모리장치 KR0159457B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-42363 1994-03-14
JP04236394A JP3192861B2 (ja) 1994-03-14 1994-03-14 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
KR950027845A true KR950027845A (ko) 1995-10-18
KR0159457B1 KR0159457B1 (ko) 1999-02-01

Family

ID=12633961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950005677A KR0159457B1 (ko) 1994-03-14 1995-03-14 반도체 메모리장치

Country Status (3)

Country Link
US (1) US5568421A (ko)
JP (1) JP3192861B2 (ko)
KR (1) KR0159457B1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2689921B2 (ja) * 1994-09-29 1997-12-10 日本電気株式会社 半導体不揮発性記憶装置及びその製造方法
JP3544743B2 (ja) * 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
KR100253868B1 (ko) * 1995-11-13 2000-05-01 니시무로 타이죠 불휘발성 반도체기억장치
KR100206709B1 (ko) * 1996-09-21 1999-07-01 윤종용 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
JP3967409B2 (ja) * 1996-12-26 2007-08-29 株式会社東芝 半導体集積回路装置
US6201732B1 (en) 1997-01-02 2001-03-13 John M. Caywood Low voltage single CMOS electrically erasable read-only memory
US5790455A (en) * 1997-01-02 1998-08-04 John Caywood Low voltage single supply CMOS electrically erasable read-only memory
US5986931A (en) * 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
JP3354418B2 (ja) * 1997-01-20 2002-12-09 株式会社東芝 半導体記憶装置
JPH10321736A (ja) * 1997-05-15 1998-12-04 Sony Corp Ｎａｎｄ型メモリ
JP3570879B2 (ja) * 1997-07-09 2004-09-29 富士通株式会社 不揮発性半導体記憶装置
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
US6580639B1 (en) * 1999-08-10 2003-06-17 Advanced Micro Devices, Inc. Method of reducing program disturbs in NAND type flash memory devices
US6711646B1 (en) * 2000-10-20 2004-03-23 Sun Microsystems, Inc. Dual mode (registered/unbuffered) memory interface
JP3659205B2 (ja) * 2001-08-30 2005-06-15 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその駆動方法
EP1359591B1 (en) * 2002-04-30 2006-07-05 STMicroelectronics S.r.l. Method for reducing spurious erasing during programming of a nonvolatile nrom
US6847087B2 (en) * 2002-10-31 2005-01-25 Ememory Technology Inc. Bi-directional Fowler-Nordheim tunneling flash memory
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6765837B1 (en) * 2003-03-05 2004-07-20 Sen-Yen Shaw High-density memory device formed with microholes and the recording method thereof
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7142471B2 (en) * 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US7054219B1 (en) 2005-03-31 2006-05-30 Matrix Semiconductor, Inc. Transistor layout configuration for tight-pitched memory array lines
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7450422B2 (en) * 2006-05-11 2008-11-11 Micron Technology, Inc. NAND architecture memory devices and operation
KR100798816B1 (ko) 2006-10-10 2008-01-28 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법
TWI349335B (en) * 2007-05-02 2011-09-21 Eon Silicon Solution Inc Single-poly non-volatile memory
US8421071B2 (en) * 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
US8873289B2 (en) * 2013-02-05 2014-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140241055A1 (en) * 2013-02-25 2014-08-28 Infineon Technologies Ag Method and System for Reducing the Complexity of Electronically Programmable Nonvolatile Memory
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US10157929B2 (en) * 2015-03-24 2018-12-18 Sandisk Technologies Llc Common source line with discrete contact plugs
WO2016154521A1 (en) * 2015-03-25 2016-09-29 3B Technologies, Inc. Three dimensional integrated circuits employing thin film transistors

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
US5179427A (en) * 1989-06-13 1993-01-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with voltage stabilizing electrode
JP3099887B2 (ja) * 1990-04-12 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
US5291440A (en) * 1990-07-30 1994-03-01 Nec Corporation Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon
JP3114229B2 (ja) * 1991-04-05 2000-12-04 ソニー株式会社 不揮発性記憶装置
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors

Also Published As

Publication number Publication date
JP3192861B2 (ja) 2001-07-30
KR0159457B1 (ko) 1999-02-01
JPH07249745A (ja) 1995-09-26
US5568421A (en) 1996-10-22

Similar Documents

Publication Publication Date Title
KR950027845A (ko) 반도체 메모리장치
KR960009205A (ko) 불휘발성 반도체기억장치
US9070442B2 (en) Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US5554867A (en) Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor
KR940010357A (ko) 불휘발성 기억장치와 그 제조방법
US6587380B2 (en) Programming method for non-volatile semiconductor memory device
KR950002049A (ko) 반도체 기억장치
KR920008928A (ko) 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리
EP1884956B1 (en) Non-volatile memory device having pass transistors and method of operating the same
KR910005315A (ko) 공통제어게이트 구동회로를 갖춘 nand셀형 prom
KR900003885A (ko) 불휘발성 반도체메모리
US6067249A (en) Layout of flash memory and formation method of the same
US6157056A (en) Semiconductor memory device having a plurality of memory cell transistors arranged to constitute memory cell arrays
US6744106B2 (en) Non-volatile semiconductor memory device
US4630087A (en) Nonvolatile semiconductor memory device
KR960015922A (ko) 절연체 상의 실리콘 구조로 형성된 불휘발성 반도체 메모리
US6104057A (en) Electrically alterable non-volatile semiconductor memory device
US20020181267A1 (en) Nonvolatile semiconductor memory device
JP3820917B2 (ja) 半導体記憶装置およびその動作方法
US6654282B2 (en) Nonvolatile semiconductor memory device
KR930010988A (ko) 반도체 메모리 셀
KR100258345B1 (ko) 파워라인의 배치구조를 개선한 반도체 메모리 장치
US20210104279A1 (en) Single-gate multiple-time programming non-volatile memory array and operating method thereof
US6822926B2 (en) Non-volatile semiconductor memory device
US6816399B2 (en) Semiconductor memory device including ferroelectric memory formed using ferroelectric capacitor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080725

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee