KR910005315A - 공통제어게이트 구동회로를 갖춘 nand셀형 prom - Google Patents

공통제어게이트 구동회로를 갖춘 nand셀형 prom Download PDF

Info

Publication number
KR910005315A
KR910005315A KR1019900013632A KR900013632A KR910005315A KR 910005315 A KR910005315 A KR 910005315A KR 1019900013632 A KR1019900013632 A KR 1019900013632A KR 900013632 A KR900013632 A KR 900013632A KR 910005315 A KR910005315 A KR 910005315A
Authority
KR
South Korea
Prior art keywords
gate
control
memory cell
nand cell
cell unit
Prior art date
Application number
KR1019900013632A
Other languages
English (en)
Other versions
KR940000899B1 (ko
Inventor
요시히사 이와타
마사키 모모도미
야스오 이토
도모하루 다나카
히데코 오다이라
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR910005315A publication Critical patent/KR910005315A/ko
Application granted granted Critical
Publication of KR940000899B1 publication Critical patent/KR940000899B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

공통제어게이트 구동회로를 갖춘 NAND셀형 PROM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 NAND형 EEPROM의 주요부를 나타난 회로도.
제6도는 본 발명의 다른 실시예에 따른 NAND형 EEPROM의 주요부를 나타낸 회로도.

Claims (14)

  1. 반도체기판과; 이 반도체기판상에 평행하게 형성된 데이터전송선; 이 데이터전송선중 대응되는 1개의 데이터전송선과 접속된 NAND형 셀유니트를 포함하는 메모리셀영역; 제어게이트와 스위칭트랜지스터를 갖춘 미리 정해진 수의 데이터축적트랜지스터로 이루어진 직결회로가 구비된 상기 NAND형 셀유니트 및; 상기 반도체기판상에 형성되며 대응하는 데이터전송선과 접속된 상기 NAND형 셀유니트중에서 선택된 복수의 NAND형 셀유니트에 공통으로 갖추어진 제어게이트구동회로를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
  2. 제1항에 있어서, 상기 각각의 데이터축적트랜지스터가 상기 반도체기판과 절연적으로 설치된 전하축적층을 갖추고 있고, 상기 스위칭트랜지스터가 선택게이트를 갖추고 상기 데이터축적트랜지스터의 직렬회로와 대응되는 데이터전송선 사이에 설치되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  3. 제1항에 있어서, 상기 제어게이트구둥회로가 동일한 데이터전송선과 접속된 상기 NAND형 셀유니트에 공통으로 연결되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  4. 제3항에 있어서, 상기 제어게이트구동회로는; 이 제어게이트구동회로가 구비된 상기 NAND형 셀유니트의 대응하는 제어게이트와, 동일한 데어터전송선과 접속된 다른 NAND형 셀유니트에서 선택된 제어게이트를 선택적으로 연결하기 위해 상기 NAND형 셀유니트와 상기 제어게이트구동회로 사이에 설치된 전달게이트수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
  5. 제4항에 있어서, 상기 전송게이트수단이 상기 스위칭트랜지스터의 선택게이트에 연결되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  6. 제4항에 있어서, 상기 제어게이트구동회로가; 상기 메모리셀영역의 한쪽에 위치한 제1구동회로영역과; 상기 메모리셀영역의 다른쪽에 위치한 제2구동회로영역으로 이루어진 것을 특징으로 하는 불휘발성 반도체메모리장치.
  7. 제6항에 있어서, 상기 전달게이트수단이; 상기 메모리셀영역의 한쪽에 위치하며 상기 제1구동회로 영역과 연결된 제1전달게이트영역과; 상기 메모리셀영역의 다른쪽에 위치하며 상기 제2구동회로영역과 연결된 제2전달게이트영역으로 이루어진 것을 특징으로 하는 불휘발성 반도체메모리장치.
  8. 제7항에 있어서, 상기 전달게이트수단이, 상기 제1전달게이트영역과 상기 제1구동회로영역에 연결된 제1제어게이트출력선과; 상기 제2전달게이트영역과 상기 제2구동회로영역에 연결된 제2제어게이트출력선을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
  9. 반도체기판과; 상기 반도체기판과는 절연적으로 상기 반도체기판상에 형성된 비트선; 상기 반도체상에 형성되며 상기 비트선과 교차하여 상기 비트선과의 교차점을 갖는 워드선; 이 교차점에 설치된 재독출이 가능한 메모리셀트랜지스터, 각각 미리 선택된 수의 메모리셀트랜지스터를 갖춘 NAND셀유니트내에서 분류된 상기 메모리셀트랜지스터, 제어게이트와 데이터축적층으로 이루어진 상기 메모리셀트랜지스터; 상기 셀유니트를 대응하는 비트선에 선택적으로 접속시키기 위해 셀유니트에 설치된 스위치수단; 상기 워드선중 1개 또는 복수개의 워드선을 미리 정해진 레벨의 전압에 의해 정해진 워드선으로 선택적으로 규정하기 위해 상기 워드선과 상기 스위치수단에 접속된 열디코더수단; 상기 메모리셀트랜지스터를 제어하여 각 트랜지스터가 상기 NAND셀유니트중에서 선택된 NAND셀유니트내의 나머지 셀트랜지스터와 독립적으로 도통상태가 되도록 하는 제어수단; 출력을 갖추고 있으며 상기 NAND셀유니트와 접속됨으로써 어떤 비트선과 연결된 다른 NAND셀유니트에 속한 메모리셀트랜지스터의 서로 대응하는 제어게이트가 상기 제어수단의 상기 출력에 접속되도록 하는 상기 제어수단 및; 상기 서로 대응하는 제어게이트중에서 원하는 제어게이트가 상기 제어수단에 연결되고, 상기 서로 대응하는 제어게비트중의 다른 제어게이트는 상기 제어수단과 전기적으로 분리되도록 선택적으로 허용하기 위해 상기 NAND셀유니트와 상기 제어수단사이에 설치된 전달게이트수단을 구비하여 구성된 PROM.
  10. 제9항에 있어서, 메모리에 상기 NAND셀유니트와 상기 반도체기판상의 제어수단을 접속시키기 위해 상기 비트선과 평행하게 설치된 배선이 구비된 것을 특징으로 하는 PROM.
  11. 제10항에 있어서, 상기 메모리에 상기 반도체기판상에 설치된 상기 NAND셀유니트 부근에 위치한 게이트제어회로를 포함하는 제어수단이 구비되어 있는 것을 특징으로 하는 PROM.
  12. 제10항에 있어서, NAND셀유니트는 상기 반도체기판상의 메모셀영역내에 형성되고, 상기 제어수단이; 상기 메모리셀영역의 한쪽에 위치한 제1게이트제어회로와; 상기 반도체기판상의 상기 메모리셀영역의 다른쪽에 위차한 제2게이트제어회로로 구성된 것을 특징으로 하는 PROM.
  13. 제12항에 있어서, 상기 제1게이트제어회로는 제1메모리셀트랜지스터의 제어게이트와 연결되고, 상기 제2게이트제어회로는 각 NAND셀유니트내의 제2메모리셀트랜지스터의 제어게이트와 연결되며, 상기 제1 및 제2메모리셀트랜지스터는 각 NAND셀유니트에서 교대로 배열되어 있는 것을 특징으로 하는 PROM.
  14. 제13항에 있어서, 상기 배선이, 상기 메모리셀영역의 한쪽에 배열되어 상기 제1게이트제어회로와 연결된 제1배선과; 상기 메모리셀영역의 다른쪽에 배열되어 상기 제2게이트제어회로와 연결된 제2배선으로 구성된 것을 특징으로 한다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900013632A 1989-08-31 1990-08-31 공통제어게이트 구동회로를 갖춘 nand셀형 prom KR940000899B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP22542989A JP2862584B2 (ja) 1989-08-31 1989-08-31 不揮発性半導体メモリ装置
JP1-225429 1989-08-31

Publications (2)

Publication Number Publication Date
KR910005315A true KR910005315A (ko) 1991-03-30
KR940000899B1 KR940000899B1 (ko) 1994-02-04

Family

ID=16829233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900013632A KR940000899B1 (ko) 1989-08-31 1990-08-31 공통제어게이트 구동회로를 갖춘 nand셀형 prom

Country Status (4)

Country Link
US (1) US5043942A (ko)
JP (1) JP2862584B2 (ko)
KR (1) KR940000899B1 (ko)
DE (1) DE4018118C2 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2586187B2 (ja) * 1990-07-16 1997-02-26 日本電気株式会社 半導体記憶装置
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
EP0559213B1 (en) * 1992-03-05 1999-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JP3207592B2 (ja) * 1993-03-19 2001-09-10 株式会社東芝 不揮発性半導体記憶装置
JPH06290591A (ja) * 1993-03-31 1994-10-18 Sony Corp 半導体不揮発性記憶装置
JP3204799B2 (ja) * 1993-04-28 2001-09-04 株式会社東芝 半導体メモリ装置
KR960008823B1 (en) * 1993-11-30 1996-07-05 Samsung Electronics Co Ltd Non-volatile semiconductor memory device
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JPH07235193A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
JP2838993B2 (ja) * 1995-11-29 1998-12-16 日本電気株式会社 不揮発性半導体記憶装置
KR100228424B1 (ko) * 1996-06-29 1999-11-01 김영환 반도체 메모리 장치의 엑스 디코더 회로
JP3489958B2 (ja) * 1997-03-19 2004-01-26 富士通株式会社 不揮発性半導体記憶装置
US8350309B2 (en) 1998-03-30 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
KR100454131B1 (ko) * 2002-06-05 2004-10-26 삼성전자주식회사 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법
JP5162075B2 (ja) * 2004-01-08 2013-03-13 マクロニックス インターナショナル カンパニー リミテッド 不揮発性半導体メモリ及びその動作方法
JP2005268621A (ja) * 2004-03-19 2005-09-29 Toshiba Corp 半導体集積回路装置
JP4498088B2 (ja) * 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
KR100776112B1 (ko) * 2006-02-15 2007-11-15 삼성전자주식회사 휴대단말기의 부팅 시간 단축방법
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
JP4909735B2 (ja) 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
JP4364226B2 (ja) 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
KR100851547B1 (ko) * 2006-09-29 2008-08-11 삼성전자주식회사 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치
KR100810616B1 (ko) * 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법
JP4909733B2 (ja) * 2006-12-27 2012-04-04 株式会社東芝 半導体記憶装置
JP4504402B2 (ja) * 2007-08-10 2010-07-14 株式会社東芝 不揮発性半導体記憶装置
US7672163B2 (en) * 2007-09-14 2010-03-02 Sandisk Corporation Control gate line architecture
US8339862B2 (en) 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
JP2009272648A (ja) * 2009-08-13 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
JP2011227976A (ja) * 2010-04-22 2011-11-10 Elpida Memory Inc 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム
US8614918B2 (en) 2011-05-02 2013-12-24 Micron Technology, Inc. Memory apparatus and methods
US20140034376A1 (en) * 2012-08-01 2014-02-06 Samtec, Inc. Multi-layer transmission lines
US9443839B2 (en) * 2012-11-30 2016-09-13 Enpirion, Inc. Semiconductor device including gate drivers around a periphery thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4233526A (en) * 1977-04-08 1980-11-11 Nippon Electric Co., Ltd. Semiconductor memory device having multi-gate transistors
JPS56134390A (en) * 1980-03-21 1981-10-21 Fujitsu Ltd Rom element
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
IE55327B1 (en) * 1981-12-29 1990-08-15 Fujitsu Ltd Nonvolatile semiconductor memory circuit
JPS61166159A (ja) * 1985-01-18 1986-07-26 Mitsubishi Electric Corp 半導体装置
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
EP0342880B1 (en) * 1988-05-16 1994-07-20 Matsushita Electronics Corporation Semiconductor non-volatile memory device

Also Published As

Publication number Publication date
KR940000899B1 (ko) 1994-02-04
JP2862584B2 (ja) 1999-03-03
JPH0388200A (ja) 1991-04-12
DE4018118A1 (de) 1991-03-14
US5043942A (en) 1991-08-27
DE4018118C2 (de) 1996-12-12

Similar Documents

Publication Publication Date Title
KR910005315A (ko) 공통제어게이트 구동회로를 갖춘 nand셀형 prom
KR950027845A (ko) 반도체 메모리장치
KR970006225B1 (ko) 반도체 독출전용 메모리
US7193897B2 (en) NAND flash memory device capable of changing a block size
KR0179361B1 (ko) 비휘발성 메모리 어레이
KR960019715A (ko) 반도체장치
KR850008569A (ko) 반도체 메모리장치
KR900003885A (ko) 불휘발성 반도체메모리
KR870009397A (ko) 불휘발성 반도체기억장치
KR850000798A (ko) 반도체 집적회로 장치
KR970067340A (ko) 반도체 기억 장치
KR850004877A (ko) 배선 지연이 적은 배선 및 데코우더를 가진 반도체 메모리
KR950020749A (ko) 반도체 불휘발성 기억장치
US6465818B1 (en) Semiconductor memory device capable of performing data writing or erasing operation and data reading operation in parallel
EP0249413A2 (en) Semiconductor memory device
KR960700527A (ko) 반도체 기억장치
US4924438A (en) Non-volatile semiconductor memory including a high voltage switching circuit
JP2000113689A (ja) 回路装置
US4853896A (en) Write driver circuit of semiconductor memory device
KR850008239A (ko) 반도체 기억장치
KR920020501A (ko) 반도체 기억 장치
KR860002827A (ko) 적응성이 향상된 반도체 메모리장치
KR850002635A (ko) 반도체 메모리
USRE33280E (en) Semiconductor memory device
US5986946A (en) Method and apparatus for reducing row shut-off time in an interleaved-row memory device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080128

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee