KR960700527A - 반도체 기억장치 - Google Patents

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KR960700527A
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Abstract

복수의 메모리셀을 갖는 제1과 제2메모리 셀 어레이(100a), (100b)에 대하여, 복수의 워드선(WL)을 각각 제1, 제2 및 제3구동회로 (200a), (200b), (200c)로 분담하여 구동함으로써, 구동된 워드선(WL)에 접속된 메모리 셀에 대한 데이터의 판독, 또는 기록을 가능하게 한다. 이들 구동회로 (200a), (200b), (200c)는 각각 주워드선(WLO)에 접속되고, 디코드회로(400)가 입력된 어드레스 정보를 디코드함으로써 주워드선(WLO)을 구동하고, 이로써 각 구동회로 (200a), (200b), (200c)를 구동한다. 주워드선(WLO)은 제3금속 배선층(WL)으로 형성하고 있기 때문에 위드선(WL)의 배선을 트랜지스터의 게이트 배선층(102)과 제1금속 배선층(WL)으로 형성하고, 또 행 제어회로의 배선을 우드선(WL)과 교차하는 제2금속 배선층(107)으로 형성할 수 있으며, 워드선(WL)에 의한 지연을 감소할 수 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도에 있어서의 X-X′ 단면도이다.

Claims (7)

  1. 복수의 비트선과, 상기 비트선에 교차하여 배치되는 복수의 워드선과, 상기 비트선과 상기 워드선에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 메모리 셀을 복수 갖는 제1과 제2메로리 셀 어레이와, 상기 제1메모리 셀 어레이에 인접하여 배치되고, 상기 워드선의 일부를 구동하는 제1구동회로와, 상기 제2메모리 셀 어레이에 인접하여 배치되고, 상기 워드선의 일부를 구동하는 제2구동회로와, 상기 제1및 제2구동회로로 구동된 워드선과 인접하는 상기 워드선을 구동하는 제3구동회로와, 상기 제1, 제2 및 제3메모리 셀 어레이에 인접하여 배치되고, 상기 제1 및 상기 제2구동회로를 상호 접속하는 주워드선과, 입력되는 어드레스 정보에 의거하여, 상기 비트선을 선택하는 행 제어 회로와, 상기 어드레스 정보를 디코드하여 상기 주워드선을 구동하는 디코드회로를 가지며, 상기 워드선의 배선은 트랜지스터의 게이트 배선층과 이 게이트 배선층상에 배치되고, 이 게이트 배선층과 접속된 제1금속 배선층으로 형성하고, 상기 행 제어회로의 배선은 이 제1금속 배선층상에 배치되고, 상기 워드선과 교차하는 제2금속 배선층으로 형성하고, 상기 주워드선의 배선은 이 제2금속 배선층상에 배치되고, 상기 제1메모리 셀 어레이의 상기 워드선 및 상기 제2메모리 셀 어레이의 상기 워드선에 대략 평행한 제3금속 배선층으로 형성한 것을 특징으로 하는 반도체 기억장치.
  2. 복수의 메모리 셀을 가지며, 이 메모리 셀에 의해서 데이터를 기억하는 반도체 기억장치에 있어서, 복수의 비트선과, 상기 비트선에 교차하여 배치되는 복수의 워드선과, 상기 비트선과 상기 워드선에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 상기 메모리 셀을 복수 갖는 메모리 셀 어레이와, 상기 워드선을 구동하는 복수의 구동회로와, 상기 복수의 구동회로를 상호에 접속하는 주워드선과, 입력된 어드레스 정보를 디코드하여 상기 주워드선을 구동하는 디코드회로를 가지며, 상기 디코드회로의 출력에 의해서 소정의 상기 주워드선을 전원전압 보다도 승압한 승압전압으로 하는 레벨 시프트회로를 가지며, 상기 복수의 구동회로는 각각 승압전압과 접지전압에 접속되고, 승압된 상기 주워드선의 전압을 반전하는 반전회로와, 이 반전회로의 출력에 의해서 소정의 이 워드선을 구동하는 워드선 구동회로로 구성한 것을 특징으로 하는 반도체 기억장치.
  3. 복수의 메모리 셀을 가지며, 이 메모리 셀에 의해서 데이터를 기억하는 반도체 기억장치에 있어서, 복수의 비트선과, 상기 비트선에 교차하여 배치도는 복수의 워드선과, 상기 비트선과 상기 워드선에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 상기 메모리 셀을 복수 갖는 메모리 셀 어레이와, 상기 워드선을 구동하는 복수의 구동회로와, 상기 복수의 구동회로를 상호에 접속하는 주워드선과, 입력된 어드레스 정보를 디코드하여 상기 주워드선을 구동하는 디코드회로를 가지며, 상기 복수의 구동회로는 각각 상기 디코드회로의 디코드회로의 출력에 의해서 소정의 상기 주워드선을 전원전압 보다도 승압한 승압전압으로 하는 레벨 시프트회로와, 이 레벨 시프트회로의 출력에 의해서 소정의 상기 워드선을 구동하는 워드선 구동회로로 구성되고, 이 레벨 시프트 회로는 게이트 전극과 드레인 전극을 서로 교차접속하고, 소스 전극에는 승압전압을 받는 제1과 제2트랜지스터로 이루어지는 래치회로와 이 제1트랜지스터의 드레인 전극과 상기 주워드선의 사이에 직렬접속되고, 게이트 전극에는 접지전압을 받는 제3트랜지스터와, 이 제2트랜지스터의 드레인 전극과 접지전압에 접속되고, 이 주워드선의 전압에 의해서 동작하는 스위치회로로 구성한 것을 특징으로 하는 반도체 기억장치.
  4. 복수의 메모리 셀을 가지며, 이 메모리 셀에 의해서 데이터를 기억하는 반도체 기억장치에 있어서, 복수의 비트선과, 상기 비트선에 교차하여 배치되는 복수의 워드선과, 상기 비트선과 상기 워드선에 접속되고,이 비트선과 이 워드선의 교점에 배치된 상기 메모리 셀을 복수 갖는 메모리 셀 어레이와, 상기 워드선을 구동하는 복수의 구동회로와, 상기 복수의 구동회로를 상호에 접속하는 주워드선과, 입력된 어드레스 정보를 디코드하여 상기 주워드선을 구동하는 제1디코드회로와, 어드레스 정보를 디코드하고, 이 어드레스 정보에 대응하는 워드선을 구동하기 위한 상기 구동회로로 구동신호를 공급하는 제2디코드회로를 가지며, 상기 복수의 구동회로는 각각 소스전압이 상기 주워드선에 접속하고, 게이트 전극이 접지전압을 받는 제1트랜지스터와, 소스전극이 상기 제2디코드회로에 접속되고, 드레인 전극이 상기 워드선에 접속되고, 게이트 전극이 이 제1트랜지스터의 드레인 전극과 접속된 제2트랜지스터와 접속된 이 워드선과 접속되고, 이 주워드선의 전압에 대응하여 이 워드선으로의 접지전압의 공듭을 억제하는 스위치회로로 구성한 것을 특징으로 하는 반도체 기억 장치.
  5. 복수의 메모리 셀을 가지며, 이 메모리 셀에 의해서 데이터를 기억하는 반도체 기억장치에 있어서, 상기 복수의 비트선과, 상기 비트선에 교차하여 배치되는 적어도 제1과 제2워드선과, 상기 비트선과 상기 워드선에 접속되고, 이 비트선과 워드선의 교정에 배치된 상기 메모리 셀을 복수 갖는 메모리 셀 어레이와, 상기 워드선을 구동하는 복수의 구동회로와, 상기 복수의 구동회로를 상호에 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 상기 주워드선을 구동하는 제1디코드회로와, 상기 어드레스정보를 디코드하고, 이 어드레스정보에 대응하는 상기 워드선을 구동하기 위한 상기 구동회로로 구동신호를 공급하는 제2 및 제3디코드회로를 가지며, 상기 복수의 구동회로는 각각 전원전압 보다도 높은 승압전압과 접지전압을 받고, 상기 워드선의 전압을 반전하는 반전회로와, 상기 구동신호에 따라서 동작하고, 이 반전회로의 출력에 따라서 소정의 상기 워드선을 구동하는 적어도 제1과 제2워드선 구동회로로 구성하고, 이 제1워드선 구동회로는 상기 제2디코드회로의 출력에 의해서 제어되고, 이 제3디코드회로의 출력에 의해서 제어되는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 제1워드선 구동회로는 상기 제2디코드회로와 상기 제1워드선의 사이에 직렬접속되고, 게이트 전극이 상기 반전회로의 출력을 받는 제1M0S트랜지스터와, 이 제1워드선과 접지전압 공급부의 사이에 직렬접속되고, 게이트 전극이 반전회로의 출력을 받는 제2MOS트랜지스터와, 이 제3MOS 트랜지스터와 병렬접속되고, 게이트 전극이 상기 제3디코드회로의 출력을 받는 제3MOS 트랜지스터로 구성되고, 상기 제2워드선 구동회로는 상기 제3디코드회로와 상기 제2워드선의 사이에 직렬접속되고, 게이트 전극이 상기 반전회로의 출력을 받는 제4MOS트랜지스터와, 이 제2워드선과 접지전압 공급부의 사이에 직렬접속되고, 게이트전극이 이 반전회로의 출력을 받는 제5MOS트랜지스터와, 이 제5MOS트랜지스터와 병렬접속되고, 게이트 전극이 상기 제2디코드회로의 출력을 받는 제6MOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  7. 복수의 메모리 셀을 가지며, 이 메모리 셀에 의해서 데이터를 기억하는 반도체 기억장치에 있어서, 복수의 비트선과, 상기 비트선에 교차하여 배치되는 워드선과, 상기 비트선과 상기 워드선에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 상기 메모리 셀을 복수 갖는 메모리 셀 어레이와 상기 메모리 셀 어레이에 인접하여 배열되고 대응하는 상기 워드선을 각각 구동하는 복수의 구동회로와, 입력된 어드레스 정보를 디코드하여, 이 어드레스 정보에 대응하는 상기 워드선을 구동하기 위한 상기 구동회로에 구동신호를 공급하는 복수의 디코드회로를 가지며, 상기 복수의 디코드회로는 상기 복수의 구동회로의 각각의 양측에 번갈아 배치한 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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