KR920008928A - 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 - Google Patents

1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 Download PDF

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Abstract

내용 없음

Description

1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 라인 Ⅱ-Ⅱ를 따른 제1도의 메모리 셀 트랜지스터의 단면도,
제3도는 라인 Ⅲ-Ⅲ을 따른 제1도의 메모리 셀 트랜지스토의 단면도,
제6도는 제1도 내지 제3도에서 도시된 메모리 셀 트랜지스터 구조물을 각각 갖고 있는 행열로 배열된 메모리 셀 어레이를 포함하는 NAND 셀 EEPROM의 주요부의 회로 구성을 도시한 도면.

Claims (16)

  1. 반도체기판(10), 상기 기판 내의 소오스와 드레인 사이에 채널 영역을 정하기 위해 떨어진 소오스(24) 및 드레인(22), 적어도 부분적으로 채널 영역 위에 놓여 있고 상기 기판과 용량적으로 결합되어 있는 절연 도전층(16), 및 상기 도전과 절연적으로 배치되고 채널 영역에 걸쳐 있는 제어 게이트(20)을 포함하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터에 있어서, 상기 도전층을 방전시키기 위해 인가되는 제2 전압의 판독동작 중에 상기 드레인에 인가되기에 적합한 제1 전압으로 부터의 범위로 상기 드레인 내전압을 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  2. 제1항에 있어서, 상기 드레인(22)가 상기 내전압을 전위적으로 상기 제1 전압 이상이고 제2 전압 미만이되게 하도록 특정 밀도에서 불순물로써 도핑되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  3. 제2항에 있어서, 상기 소오스(24) 및 상기 드레인(22)가 상기 기판(12)와 도전 형태로 대향하여 있는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  4. 제3항에 있어서, 상기 소오스(24) 및 상기 드레인(22)가 서브미크론 정도의 소정 거리로 떨어져 있는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  5. 제4항에 있어서, 상기 기판(12)와 상기 도전층(14)사이에 있고, 전하 입자를 상기 도전층(16)으로 또는 도전층(16)으로부터 터널링시켜서 충분히 얇은 유전층(16)을 포함하고 있는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  6. 제5항에 있어서, 상기 소오스 및 상기 드레인이 실제로 상기 도전층(16)과 상기 제어 게이트(20)과 교차하여 자기 정렬되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  7. 반도체 기판(12)상에 행렬로 배열되고 각각의 드레인측 노드 및 소오스측 노드와 미리 선택된 수의 직렬 접속 메모리셀(M11, M12, M13 및 M14)의 서브어레이를 각각 포함하는 다수의 블럭으로 분할되는 메모리 셀(M)의 어레이, 메로리 셀이 열과 관련된 데이타 전송 라인(BL), 메모리 셀의 행과 관련된 제어 라인(CG), 및 상기 데이타 전송 라인들 중 1개의 라인 및 상기 제어 라인들 중 1개의 라인을 선택함으로서 메모리 어드레스를 지정하기 위한 어드레싱 수단(44, 46 및 62)를 포함하는 전기적으로 소거가능하고 프로그램가능하는 메모리 디바이스에 있어서, 상기 기판 내에서 떨어진 소오스(24) 및 드레인(22), 상기 기판 위의 절연 부동 캐리어 저장층(16), 상기 캐리어 저장층 위에 절연적으로 배치된 제어 게이트(20)을 포함하는 MOS 트랜지스터로 구성되는 각각의 메모리셀, 및 판독 동작 중에 상기 드레인에 인가되는 전위적으로 제1 전압 이상이고 상기 캐리어 저장층을 방전시키기 위해 상기 드레인에 인가되는 제2 전압 미만이 되도록 상기 드레인에 내전압을 발생하는 특정하게 선택된 밀도에서 불순물로써 도핑되는 드레인(22)를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  8. 제7항에 있어서, 서브어레이를 비트라인에 접속시키도록 선택적으로 턴온시키기 위해 직렬 접속 메모리 셀(M11, M12, M13 및 M14)의 상기 서브어레이의 드레인측 노드와 상기 비트 라인(BL)사이에 배열된 제1 선택수단(S1)을 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  9. 제9항에 있어서, 상기 서브어레이를 공통 소오스 전압에 접속시키도록 선택적으로 턴온시키기 위해 상기 서브어레이의 소오스측 노드와 공통 소오스 전압 사이에 배열된 제2 선택 수단(S2)를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  10. 제9항에 있어서, 각각의 상기 메모리 셀 트랜지스터가 메모리셀 트랜지스터의 직렬 회로를 포함하여서 NAND 셀 유니트(U)를 구성하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  11. 제10항에 있어서, 각각의 상기 메모리 셀 트랜지스터가 부동 게이트 터널링 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  12. 제10항에 있어서, 각각의 상기 서브어레이가, 각각의 2개의 인접 직렬 접속 메모리 셀 트랜지스터가 상기 비트 라인들 중 대응하는 1개의 비트 라인과 결합되고 스위칭 트랜지스터(SG)를 갖고 있는 배선 라인(SL)과 관련되도록 배열되는 메모리 셀 트랜지스터를 포함하여서 NOR 셀 유니트(R)을 구성하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  13. 제10항에 있어서, 펀치 스루 현상을 선택 블럭 내의 메모리 셀 트랜지스터 내에서 발생시킴으로써 상기 블럭 내의 선택 블럭을 소거하기 위해 상기 데이타 전송 라인(BL) 및 상기 제어 라인(CG)에 접속되는 소거 수단(44, 48, 62, 66 및 76)을 포함하고, 상기 블럭들 중 나머지 블럭이 소거로부터 방지되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  14. 제13항에 있어서, 상기 소거 수단이 제1 DC 전위 및 상기 제1전위 이상인 제2 DC 전위를 발생하고, 상기 제2 전위가 상기 비트 라인(BL)을 통해 상기 NAND셀 유니트의 드레인측 노드에 인가되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  15. 제14항에 있어서, 상기 소거 수단이 제1 전위를 상기 제어 라인(CG)에 인가하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  16. 제15항에 있어서, 상기 소거 수단이 상기 제2전위를 선택적으로 발생하기 위해 행디코더 회로를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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