JP3614030B2 - マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 - Google Patents
マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 Download PDFInfo
- Publication number
- JP3614030B2 JP3614030B2 JP09595299A JP9595299A JP3614030B2 JP 3614030 B2 JP3614030 B2 JP 3614030B2 JP 09595299 A JP09595299 A JP 09595299A JP 9595299 A JP9595299 A JP 9595299A JP 3614030 B2 JP3614030 B2 JP 3614030B2
- Authority
- JP
- Japan
- Prior art keywords
- board
- substrate
- mother
- child
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 122
- 239000004020 conductor Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000003566 sealing material Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 239000002253 acid Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000004945 aromatic hydrocarbons Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- -1 or the like Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0243—Printed circuits associated with mounted high frequency components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/09181—Notches in edge pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09854—Hole or via having special cross-section, e.g. elliptical
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10068—Non-printed resonator
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Structure Of Printed Boards (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本願発明はマザー基板，子基板およびそれを用いた電子部品ならびにその製造方法に関し、特にたとえば、発振子やフィルタなどの電子部品素子が搭載される子基板を量産するための、マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法に関する。
【０００２】
【従来の技術】
従来の技術が、たとえば特開平８−２９３７５２号公報、特開昭５８−１３９５１３号公報、特開平８−９７６７４号公報、特開平７−３３５９９５号公報に開示されている。
【０００３】
従来、マザー基板１上に電極パターンを形成した後、そのマザー基板を分断して複数個の子基板３を製造する方法が広く実施されている。このような製造方法では、たとえば図２０に示すようなマザー基板１が用いられる。図２０に示すマザー基板１は、子基板３となるべき部分の４隅および両側面の中央部に対応する位置にそれぞれスルーホール４が形成され、それらのスルーホール４の内側面および子基板３の主面に電極２が形成されたものである。このマザー基板１を分断線Ｄに沿ってダイサーなどで分断することにより、図２１に示すような子基板３を得ることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の技術では、スルーホール４の数に応じた多数のピンの設けられた基板成形用金型が必要なため、金型のコストが高くなり、子基板３の製造コストが上昇するという問題があった。また、隣接するスルーホール４同士が近接しすぎると各電極２間のショートや基板割れが発生しやすくなるため、子基板３の小型化に限度があった。さらに、電子部品素子やパッケージ基板との接合時に封止材や導電材がスルーホールに流れ込まないようにする必要があるので、多数のスルーホール４の設けられた子基板３では封止材や導電材の塗布面積が制限されてしまい、電子部品としての信頼性の低下を招くという問題があった。これを避けるためには、子基板３の面積を大きくする必要があるため、小型化を図ることができない。
【０００５】
それゆえに、本願発明の主たる目的は、小型の子基板を安価に得ることができる、マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本願発明にかかるマザー基板は、格子状に延びる分断線に沿って分断することにより子基板となるべき部分が縦横に配列されてなるマザー基板であって、子基板になるべき部分を間において対向する一方側に沿って延びる第１の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールと、子基板になるべき部分を間において対向する他方側に沿って延びる第２の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールとを有し、第１の分断線に直交しその上のスルーホールを通って延びる直線と、第２の分断線に直交しその上のスルーホールを通って延びる直線とが一致しないように各スルーホールを配置することにより、子基板になるべき部分の両側にスルーホールが互い違いに形成された、マザー基板である。
また、本願発明にかかる子基板は、上述のマザー基板を分断線に沿って分断することにより形成される、子基板である。
さらに、本願発明にかかる子基板の製造方法であって、格子状に延びる分断線に沿って分断することにより子基板となるべき部分を間において対向する一方側に沿って延びる第１の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールと、子基板になるべき部分を間において対向する他方側に沿って延びる第２の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールとを有し、第１の分断線に直交しその上のスルーホールを通って延びる直線と、第２の分断線に直交しその上のスルーホールを通って延びる直線とが一致しないように各スルーホールを配置することにより、子基板になるべき部分の両側にスルーホールが互い違いに形成されたマザー基板を準備する工程と、マザー基板の主面とスルーホール内に電極を形成する工程と、マザー基板を直線に沿って格子状に分断する工程とを含む、子基板の製造方法である。
また、本願発明にかかる電子部品は、上述の子基板上に電子部品素子を搭載してなる、電子部品である。
【０００７】
本願発明にかかるマザー基板は、子基板となるべき部分の両側にスルーホールが互い違いになるように形成されるので、全体としてスルーホールの数を減少させることができる。そのため、子基板の製造コストを低減することができ、また、子基板の小型化を図ることができる。しかも、スルーホールの数を減少させることにより、封止材や導電材を塗布することのできる面積が相対的に増えるので、信頼性の高い電子部品を得ることができる。
【０００８】
本願発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の発明の実施の形態の詳細な説明から一層明らかとなろう。
【０００９】
【発明の実施の形態】
図１は本願発明にかかるマザー基板の一実施例を示す平面図であり、図２はそのマザー基板から得られる子基板を示す斜視図である。
この実施例のマザー基板１０は、平面矩形状に形成される。マザー基板１０は、後述するように複数の分断線Ｄに沿って切り分けられて複数の子基板１４となるべき部分が縦横に配列されてなるものである。この実施例では、図１図示横方向に延びる分断線ＤＨ１， ＤＨ２と、図１図示縦方向に延びる分断線ＤＶ１， ＤＶ２とが格子状に配列され、これらの分断線ＤＨ１， ＤＨ２，ＤＶ１， ＤＶ２で囲まれた部分が子基板１４となるべき部分となる。
マザー基板１０の材質は、合成樹脂でもよく、誘電体でもよい。マザー基板１０には、図１に示すように、複数のスルーホール１２が形成される。各スルーホール１２は、マザー基板１０を厚み方向に貫通する。
【００１０】
ここで、図１に示すように、マザー基板１０上に子基板１４の幅長分の間隔をおきつつ隣接して平行に延びる直線状の第１の分断線ＤＨ１と第２の分断線ＤＨ２とを基準として、スルーホール１２の形成状況を説明する。第１の分断線ＤＨ１と第２の分断線ＤＨ２は、それぞれマザー基板１０の横方向に延びる分断線であり、マザー基板１０の縦方向に所定の間隔をおきつつ繰り返して形成される。
第１の分断線ＤＨ１上には、複数のスルーホール１２が互いに所定の間隔をおいて形成される。また、第１の分断線ＤＨ１と平行に延びる第２の分断線ＤＨ２上にも、複数のスルーホール１２が互いに所定の間隔をおいて形成される。
ただし、第１の分断線ＤＨ１上のスルーホール１２と第２の分断線ＤＨ２上のスルーホール１２とは、子基板１４になるべき部分の両側に、互い違いに配置される。すなわち、第１の分断線ＤＨ１に直交しその上のスルーホール１２を通って延びる第１の直線Ｌ１ と、第２の分断線ＤＨ２に直交しその上のスルーホール１２を通って延びる第２の直線Ｌ２ とが一致しないように各スルーホール１２が配置され形成される。なお、この実施例では、第１の直線Ｌ１ は、縦方向に延びる分断線Ｄｖ１と一致するが、第２の直線Ｌ２ は分断線と一致しない。第１の直線Ｌ１ および第２の直線Ｌ２ は、この明細書で説明の便宜上用いる仮想的な補助線であり、図１では破線で示しているが、実際の製品に現れるものではない。各スルーホール１２は、複数の突起を有する金型を用いてマザー基板１０を成形することにより成形してもよく、矩形のマザー基板１０を得た後、機械加工により形成してもよい。
【００１１】
さらに、マザー基板１０主面上には、複数の帯状の電極パターン１６が各スルーホール１２上に平行に延びるように形成される。また、電極パターン１６は、各スルーホール１２の内側全面にも同時に形成される。マザー基板１０主面上の電極パターン１６と各スルーホール１２内側面の電極パターン１６とは電気的に導通される。各スルーホール１２の内側面の電極パターン１６は、子基板１４の側面電極となるものである。このような電極パターン１６を形成するためには、印刷、焼結、蒸着、メッキなどの方法が、単体で、あるいは組み合わされて、基板の材質や用途に応じて用いられる。
【００１２】
ここで電極パターン１６の形成方法の一例について説明する。まず、電極パターン形成前のマザー基板１０の外表面を溶媒または酸、アルカリなどにより荒らしたり、またはメッキのための触媒をコーティングすることにより、マザー基板１０の表面を活性化する。
次に、マザー基板１０の表面に銅を無電解メッキして、マザー基板１０の全面に金属膜を形成する。金属膜は、各スルーホール１２内においても、スルーホール１２の内側面を被覆するようにして、マザー基板１０の全外表面を被覆する。
なお、上記金属膜を構成する材料については、銅以外に、銀、金、パラジウム、アルミニウムまたはこれらの合金等の適宜の金属材料を用いることができ、さらに、必要に応じて金属膜上にさらに電解メッキによりこれらの金属材料からなる金属膜を積層してもよい。
【００１３】
次に、金属膜が形成されたマザー基板１０の全面にレジストを塗布する。レジストは上述した金属膜の外表面を全て覆うようにして形成される。
次に、上述のマザー基板１０上にマスクを配置する。マスクは複数の開口部を有する。開口部は最終的に形成される子基板１４において電極が形成されない部分に対応する形状とされている。
【００１４】
次に、マスクの上方から散乱光が照射され、マスクの開口部の下方のレジスト層が露光される。この場合、散乱光により露光が行われるので、スルーホール１２の内側面も露光される。散乱光を得るためには、光源とマスクとの間に適宜のデフューザを配置するか、光源をマスクおよびマザー基板１０に対して移動させるか、もしくは、光源に対してマスクおよびマザー基板１０を移動させる方法などの適宜の方法を用いることができる。このため、たとえば市販のスキャンニング型露光機などが用いられる。
【００１５】
次に、レジスト層の露光された部分を現像し、露光された部分のレジスト層を除去する。この後、硝酸などの強酸を用いてレジスト層が除去された部分の下方の金属膜をエッチングにより除去する。そして、エッチングされていない部分に残存している露光されていないレジスト層が、たとえば芳香族炭化水素６５重量％、アルキルスルホン酸２０重量％、アルキルヒドロキシベンゼン１５重量％からなる溶剤などにより除去される。こうして、マザー基板１０に電極パターン１６が形成される。
【００１６】
その後、マザー基板１０を分断線Ｄに沿ってダイサーなどで分断することにより、複数の子基板１４を得ることができる。これらの子基板１４は、図２に示すように、幅方向に対向する一方側面の中央部を略Ｕ字形状に切り欠いたスルーホール１２の内面に端子電極１６ｂを有し、幅方向に対向する他方側面に連なる２つの角部をそれぞれ略Ｕ字形状に切り欠いたスルーホール１２の内面にも端子電極１６ａ、１６ｃを有する。すなわち、端子電極１６ａ，１６ｂおよび１６ｃは、子基板１４の幅方向に対向する両側に互い違いに形成される。言い換えれば、従来の子基板では、図２１に示すように、幅方向に対向する一対のスルーホールが複数対形成されていたのに対し、この実施例の子基板１４の幅方向に対向する位置には、図２に示すように、スルーホール１２が一つしか形成されない。そして、それぞれのスルーホール１２内に端子電極が形成され、さらにそれぞれの端子電極は子基板１４の主面上に引き出される。なお、マザー基板１０の切断は、ダイサーによる切断に限らず、その他の公知の分断方法により破断されてもよい。
【００１７】
この実施例では、上述のように、従来の製法による子基板に比べてスルーホールの数が半減するので、金型コストや加工コストを安価にすることができ、子基板１４の製造コストを低減することができる。また、この実施例により得られた子基板１４は、スルーホール１２が互い違いに形成されているので、複数のスルーホール１２間の電気的短絡や機械的破壊を防止でき、子基板１４のより一層の小型化を図ることができる。
【００１８】
図３は、図２に示した子基板を用いた電子部品の一例を示す分解斜視図である。この電子部品２０は、負荷容量内蔵型の表面実装型発振子である。この電子部品２０は、子基板１４を含む。子基板１４の上には、たとえば３つの導電材２２を介してコンデンサ２４が固着される。コンデンサ２４の下面の図示しない電極は、導電材２２および子基板１４の表面の電極パタ−ンを介して端子電極１６ａ〜１６ｃに電気的に接続される。コンデンサ２４の上には、たとえば２つのチップ型導電材２２を介して圧電共振子２６が固着される。圧電共振子２６の裏面の図示しない２つの電極は、導電材２２を介してコンデンサ２４の上面の２つの電極に接続される。圧電共振子２６は、振動が妨げられないよう、両端部近傍でのみ導電材２２によって支持される。さらに、全体がキャップ２８で覆われる。こうして得られた電子部品２０は、裏面に液状の導電材や封止材が塗布されて、さらに他の電子回路基板に表面実装される。
【００１９】
図４は、図２に示した子基板を用いた電子部品の他の例を示す分解斜視図である。この電子部品２０は、図２に示した子基板１４を含む。ただし、この子基板１４は、負荷容量を形成するため高ε材で形成される。したがって、端子電極１６ａ，１６ｂおよび１６ｃの相互の間にそれぞれ負荷容量が形成される。子基板１４の上には、たとえばロの字形状の異方性導電材３０を介して圧電共振子２６が固着される。異方性導電材３０は、厚み方向にのみ導電性を有する材料である。したがって、圧電共振子２６の図示しない裏面において長手方向に対向する一方の電極は、子基板１４の長手方向に対向する一方の端子電極１６ａに電気的に接続され、圧電共振子２６の図示しない裏面において長手方向に対向する他方の電極は、子基板１４の長手方向に対向する他方の端子電極１６ｃに電気的に接続される。また、この異方性導電材３０は、子基板１４のスルーホール１２に対応する３つの切り欠きが形成されている。さらに、圧電共振子２６の上面にはロの字形状の接着材３２を介して上基板３４が固着される。この電子部品２０では、圧電共振子２６の振動が妨げられないよう、異方性導電材３０と接着材３２とを所定の厚みを有するロの字形状とすることによって、圧電共振子２６の周囲に空洞が形成される。こうして得られた電子部品２０は、裏面に液状の導電材や封止材が塗布されて、さらに他の電子回路基板に表面実装される。
【００２０】
図３および図４に示す電子部品２０では、上述したように従来の子基板に比べてスルーホール１２の数を半減させた子基板１４を用いるので、小型であるにもかかわらず、導電材や絶縁材の塗布面積を広くとることができる。そのため、電子部品としての信頼性が向上する。
【００２１】
図５は、本願発明にかかるマザー基板の他の実施例を示す平面図であり、図６はそのマザー基板から得られる子基板を示す斜視図である。
図５に示すマザー基板１０は、図１に示したマザー基板と比べて、各子基板４となるべき部分の主面に平面矩形の凹部３６が形成された点で異なる。この凹部３６は、圧電共振子２６などの電子部品素子を収納するためのものである。このマザー基板１０からは、図６に示す子基板１４を得ることができる。この子基板１４は、電子部品素子を収納するための凹部３６を有するので、様々な用途に対応可能である。
【００２２】
図７は、図６に示した子基板を用いた電子部品の一例を示す分解斜視図である。この電子部品２０の子基板１４は、負荷容量を形成するため高ε材で形成される。子基板１４は、主面に凹部３６を有し、凹部３６内には、端子電極１６ａ，１６ｂおよび１６ｃがそれぞれ引き出される。子基板１４の凹部３６には、圧電共振子２６が収納される。圧電共振子２６の図示しない裏面において長手方向に対向する両端の電極は、導電材２２を介してそれぞれ子基板１４の長手方向に対向する端子電極１６ａまたは１６ｃに接続される。さらに、圧電共振子２６および凹部３６は、キャップ２８で覆われる。この電子部品２０は、子基板１４の主面に凹部３６を有するので、電子部品２０の厚みを薄くすることができ、他の回路基板に取り付けた際に、回路基板からの高さを低くすることができる。
【００２３】
図８は本願発明にかかる子基板の別の実施例を示す斜視図であり、図９はその線Ａ−Ａにおける断面図である。図８および図９に示す子基板１４は、多層基板として形成されている。
この子基板１４は、図８および図９に示すように、低ε材でなる第１の基板１５ａを含む。第１の基板１５ａの長手方向の両端における幅方向一方の角部には、略Ｕ字状に切り欠かれたスルーホール１２がそれぞれ設けられ、それらの内面に端子電極１６ａおよび１６ｃが形成される。また、第１の基板１５ａの幅方向の他方の側面の中央部には、略Ｕ字形状に切り欠かれたスルーホール１２が設けられ端子電極１６ｂが形成される。端子電極１６ｂは、第１の基板１５ａの表面に帯状に引き出される。そして、第１の基板１５ａの表面上には、電極１６ｂを介在させながら高ε材でなる平面矩形状の第２の基板１５ｂが積層される。第２の基板１５ｂ上には、第１の基板１５ａの両端から端子電極１６ａおよび１６ｃが引き出される。さらに、第２の基板１５ｂの上には端子電極１６ａ，１６ｃを介在させながら低ε材でなる平面ロの字状の第３の基板１５ｃが積層される。この子基板１４は、マザー基板の状態で各子基板１４に対応する位置に第１から第３の基板１５ａ〜１５ｃが一体に積層され、その後、分断線に沿って分断することにより製造される。
【００２４】
図８および図９に示す子基板１４では、第１の基板１５ａおよび第３の基板１５ｃが低ε材で形成され、第２の基板１５ｂが高ε材で形成されて、それらが一体に積層されているので、子基板１４内に負荷容量が形成される。また、この子基板１４では第３の基板１５ｃが平面ロ字形状に形成されているので、その内側が圧電共振子などの電子部品素子を収納するための凹部としても作用する。
【００２５】
図１０は、図１に示したマザー基板１０の電極パターン１６の変形例を示す平面図であり、図１１はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１０に示すマザー基板１０は、分断線ＤＨ１，ＤＨ２を跨いで電極パターン１６が断続的に形成されている点で図１に示したマザー基板と異なるものである。これに限らず、電極パターン１６は、子基板１４の用途に応じて様々なパターンとすることができる。また、電極パターン１６は、子基板１４の表裏で同一パターンとしてもよく、異なるパターンとしてもよい。
【００２６】
図１２は、図１１に示したマザー基板１０の変形例であり、図１３はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１２に示すマザー基板１０は、子基板１４となるべき部分の面積を小さくしてスルーホール１２の密度を上げ、各スルーホール１２の周囲とその内面に電極を形成したものである。すなわち、子基板１４の幅方向に対向する一対のスルーホール１２が複数対形成されている従来の子基板１４では、スルーホール１２間の基板割れやショートを防止するため、Ｗ＞３ａ＋αの大きさが必要であった。ここでＷは子基板の全長であり、ａはスルーホール上に形成された電極パターンの幅長であり、αは子基板の割れや端子電極間の短絡が生じないようにするためのギャップ値である。それに対して、本願発明にかかる子基板１４は、スルーホール１２が互い違いに形成されており、子基板１４の幅方向に対向する位置にスルーホール１２が一つしか形成されないので、この子基板１４は、図１３に示すように、Ｗ＜３ａとすることも可能である。したがって、この変形例によればより一層小型の子基板１４を得ることが可能になる。
【００２７】
図１４は、図１に示したマザー基板１０のスルーホール１２の変形例を示す平面図であり、図１５はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１４に示すマザー基板１０は、図示縦方向に延びる第１および第２の分断線ＤＶ１，ＤＶ２にそれぞれ一致する第１の直線Ｌ１ 上に＋形状のスルーホール１２ａが形成され、第１および第２の分断線ＤＶ１，ＤＶ２に一致しない第２の直線Ｌ２ 上に矩形状のスルーホール１２ｂが形成されている点で図１に示すマザー基板１０と異なる。この変形例によれば、図１５に示すように、幅方向に対向する一方側面の中央部を略コの字形状に切り欠いたスルーホール１２の内面に端子電極１６ｂを有し、幅方向に対向する他方側面に連なる２つの角部をそれぞれ略Ｗ字形状に切り欠いたスルーホール１２の内面に端子電極１６ａ、１６ｃを有する子基板１４を得ることができる。これに限らず、スルーホール１２の形状は、子基板１４の用途に応じて様々な形状にすることができる。
【００２８】
図１６は、図１に示したマザー基板１０のスルーホール１２の変形例を示す平面図であり、図１７はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１６に示すマザー基板１０は、図１に示したマザー基板１０と比べて、スルーホール１２の形状を矩形とし、さらにそのスルーホール１２内に電極パターン１６と同じ導電材１６を充填している点で異なる。この変形例によれば、図１７に示すように、スルーホール１２内に導電材が充填された電極１６ａ，１６ｂおよび１６ｃを有する子基板１４を得ることができる。この場合には、スルーホール１２が予め導電材で充填されているので、この子基板１４を用いた電子部品２０の表面実装時に導電材や封止材がスルーホールに流入することを気にする必要がなくなる。そのため、導電材や絶縁材の塗布面積をより広くとることができ、電子部品としての信頼性が向上する。
【００２９】
図１８は、本願発明にかかる子基板の製造方法の別の実施例を示す平面図であり、図１９はこの製造方法により得られる子基板１４を示す斜視図である。図１８に示すマザー基板１０は、図１に示したマザー基板１０と同様のものであるが、図示縦方向に延びる分断線ＤＶ１， ＤＶ２の設けられ方が異なる。すなわち、図１に示したものでは、縦方向に延びる第１および第２の分断線ＤＶ１， ＤＶ２は、横方向に延びる第１の分断線ＤＨ１上のスルーホール１２のみを通過しており、横方向に延びる第２の分断線ＤＨ２上のスルーホール１２は縦方向に延びる分断線で分断されていなかった。その結果、図１に示す実施例では、三端子型の子基板１４が得られていた。しかし、図１８に示す実施例では、縦方向に延びる第１の分断線ＤＶ１は、横方向に延びる第２の分断線ＤＨ２上のスルーホール１２を通過し、縦方向に延びる第２の分断線ＤＶ２は、横方向に延びる第１の分断線ＤＨ１上のスルーホール１２を通過するようにしている。すなわち、この実施例では、第１の直線Ｌ１ が縦方向に延びる第１の分断線ＤＶ１に一致し、第２の直線Ｌ２ が縦方向に延びる第２の分断線ＤＶ２に一致する。そして、これらの分断線ＤＶ１， ＤＶ２， ＤＨ１， ＤＨ２に沿ってマザー基板１０をダイサーなどの公知の手段で分断することにより、図１９に示すように、二端子型の子基板１４を得ることができる。
【００３０】
【発明の効果】
本願発明によれば、小型の子基板を安価に得ることができる。すなわち、本願発明にかかるマザー基板は、隣接する分断線上のスルーホールが互い違いになるように形成されるので、全体としてスルーホールの数を減少させることができる。そのため、子基板の製造コストを低減することができる。また、この子基板の構造では、子基板と小型化した際のスルーホール間の基板割れやショートが発生しにくいので、子基板の一層の小型化を図ることができる。しかも、スルーホールの数を減少させることにより、相対的に封止材や導電材を塗布することのできる面積が相対的に増えるので、信頼性の高い電子部品を得ることができる。
【図面の簡単な説明】
【図１】本願発明にかかるマザー基板の一実施例を示す平面図である。
【図２】図１に示すマザー基板から得られる子基板を示す斜視図である。
【図３】図２に示した子基板を用いた電子部品の一例を示す分解斜視図である。
【図４】図２に示した子基板を用いた電子部品の他の例を示す分解斜視図である。
【図５】本願発明にかかるマザー基板の他の実施例を示す平面図である。
【図６】図５に示すマザー基板から得られる子基板を示す斜視図である。
【図７】図６に示した子基板を用いた電子部品の一例を示す分解斜視図である。
【図８】本願発明にかかる子基板の別の実施例を示す斜視図である。
【図９】図８に示す線Ａ−Ａにおける断面図である。
【図１０】図１に示したマザー基板の電極パターンの変形例を示す平面図である。
【図１１】図１０に示すマザー基板から得られる子基板を示す斜視図である。
【図１２】図１１に示したマザー基板の変形例を示す平面図である。
【図１３】図１２に示すマザー基板から得られる子基板を示す斜視図である。
【図１４】図１に示すマザー基板のスルーホールの変形例を示す平面図である。
【図１５】図１４に示すマザー基板から得られる子基板を示す斜視図である。
【図１６】図１に示したマザー基板のスルーホールの変形例を示す平面図である。
【図１７】図１６に示すマザー基板から得られる子基板を示す斜視図である。
【図１８】本願発明にかかる子基板の製造方法の別の実施例を示す平面図である。
【図１９】図１８に示す製造方法により得られる子基板を示す斜視図である。
【図２０】従来のマザー基板の一例を示す平面図である。
【図２１】図２０に示すマザー基板より得られる従来の子基板を示す斜視図である。
【符号の説明】
１０ マザー基板
１２ スルーホール
１４ 子基板
１６ 電極パターン
１６ａ，１６ｂ，１６ｃ 端子電極
２０ 電子部品
２２ 導電材
２４ コンデンサ
２６ 圧電共振子
２８ キャップ
３０ 異方性導電材
３２ 接着材
３４ 上基板
３６ 凹部
【発明の属する技術分野】
本願発明はマザー基板，子基板およびそれを用いた電子部品ならびにその製造方法に関し、特にたとえば、発振子やフィルタなどの電子部品素子が搭載される子基板を量産するための、マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法に関する。
【０００２】
【従来の技術】
従来の技術が、たとえば特開平８−２９３７５２号公報、特開昭５８−１３９５１３号公報、特開平８−９７６７４号公報、特開平７−３３５９９５号公報に開示されている。
【０００３】
従来、マザー基板１上に電極パターンを形成した後、そのマザー基板を分断して複数個の子基板３を製造する方法が広く実施されている。このような製造方法では、たとえば図２０に示すようなマザー基板１が用いられる。図２０に示すマザー基板１は、子基板３となるべき部分の４隅および両側面の中央部に対応する位置にそれぞれスルーホール４が形成され、それらのスルーホール４の内側面および子基板３の主面に電極２が形成されたものである。このマザー基板１を分断線Ｄに沿ってダイサーなどで分断することにより、図２１に示すような子基板３を得ることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の技術では、スルーホール４の数に応じた多数のピンの設けられた基板成形用金型が必要なため、金型のコストが高くなり、子基板３の製造コストが上昇するという問題があった。また、隣接するスルーホール４同士が近接しすぎると各電極２間のショートや基板割れが発生しやすくなるため、子基板３の小型化に限度があった。さらに、電子部品素子やパッケージ基板との接合時に封止材や導電材がスルーホールに流れ込まないようにする必要があるので、多数のスルーホール４の設けられた子基板３では封止材や導電材の塗布面積が制限されてしまい、電子部品としての信頼性の低下を招くという問題があった。これを避けるためには、子基板３の面積を大きくする必要があるため、小型化を図ることができない。
【０００５】
それゆえに、本願発明の主たる目的は、小型の子基板を安価に得ることができる、マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本願発明にかかるマザー基板は、格子状に延びる分断線に沿って分断することにより子基板となるべき部分が縦横に配列されてなるマザー基板であって、子基板になるべき部分を間において対向する一方側に沿って延びる第１の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールと、子基板になるべき部分を間において対向する他方側に沿って延びる第２の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールとを有し、第１の分断線に直交しその上のスルーホールを通って延びる直線と、第２の分断線に直交しその上のスルーホールを通って延びる直線とが一致しないように各スルーホールを配置することにより、子基板になるべき部分の両側にスルーホールが互い違いに形成された、マザー基板である。
また、本願発明にかかる子基板は、上述のマザー基板を分断線に沿って分断することにより形成される、子基板である。
さらに、本願発明にかかる子基板の製造方法であって、格子状に延びる分断線に沿って分断することにより子基板となるべき部分を間において対向する一方側に沿って延びる第１の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールと、子基板になるべき部分を間において対向する他方側に沿って延びる第２の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールとを有し、第１の分断線に直交しその上のスルーホールを通って延びる直線と、第２の分断線に直交しその上のスルーホールを通って延びる直線とが一致しないように各スルーホールを配置することにより、子基板になるべき部分の両側にスルーホールが互い違いに形成されたマザー基板を準備する工程と、マザー基板の主面とスルーホール内に電極を形成する工程と、マザー基板を直線に沿って格子状に分断する工程とを含む、子基板の製造方法である。
また、本願発明にかかる電子部品は、上述の子基板上に電子部品素子を搭載してなる、電子部品である。
【０００７】
本願発明にかかるマザー基板は、子基板となるべき部分の両側にスルーホールが互い違いになるように形成されるので、全体としてスルーホールの数を減少させることができる。そのため、子基板の製造コストを低減することができ、また、子基板の小型化を図ることができる。しかも、スルーホールの数を減少させることにより、封止材や導電材を塗布することのできる面積が相対的に増えるので、信頼性の高い電子部品を得ることができる。
【０００８】
本願発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の発明の実施の形態の詳細な説明から一層明らかとなろう。
【０００９】
【発明の実施の形態】
図１は本願発明にかかるマザー基板の一実施例を示す平面図であり、図２はそのマザー基板から得られる子基板を示す斜視図である。
この実施例のマザー基板１０は、平面矩形状に形成される。マザー基板１０は、後述するように複数の分断線Ｄに沿って切り分けられて複数の子基板１４となるべき部分が縦横に配列されてなるものである。この実施例では、図１図示横方向に延びる分断線ＤＨ１， ＤＨ２と、図１図示縦方向に延びる分断線ＤＶ１， ＤＶ２とが格子状に配列され、これらの分断線ＤＨ１， ＤＨ２，ＤＶ１， ＤＶ２で囲まれた部分が子基板１４となるべき部分となる。
マザー基板１０の材質は、合成樹脂でもよく、誘電体でもよい。マザー基板１０には、図１に示すように、複数のスルーホール１２が形成される。各スルーホール１２は、マザー基板１０を厚み方向に貫通する。
【００１０】
ここで、図１に示すように、マザー基板１０上に子基板１４の幅長分の間隔をおきつつ隣接して平行に延びる直線状の第１の分断線ＤＨ１と第２の分断線ＤＨ２とを基準として、スルーホール１２の形成状況を説明する。第１の分断線ＤＨ１と第２の分断線ＤＨ２は、それぞれマザー基板１０の横方向に延びる分断線であり、マザー基板１０の縦方向に所定の間隔をおきつつ繰り返して形成される。
第１の分断線ＤＨ１上には、複数のスルーホール１２が互いに所定の間隔をおいて形成される。また、第１の分断線ＤＨ１と平行に延びる第２の分断線ＤＨ２上にも、複数のスルーホール１２が互いに所定の間隔をおいて形成される。
ただし、第１の分断線ＤＨ１上のスルーホール１２と第２の分断線ＤＨ２上のスルーホール１２とは、子基板１４になるべき部分の両側に、互い違いに配置される。すなわち、第１の分断線ＤＨ１に直交しその上のスルーホール１２を通って延びる第１の直線Ｌ１ と、第２の分断線ＤＨ２に直交しその上のスルーホール１２を通って延びる第２の直線Ｌ２ とが一致しないように各スルーホール１２が配置され形成される。なお、この実施例では、第１の直線Ｌ１ は、縦方向に延びる分断線Ｄｖ１と一致するが、第２の直線Ｌ２ は分断線と一致しない。第１の直線Ｌ１ および第２の直線Ｌ２ は、この明細書で説明の便宜上用いる仮想的な補助線であり、図１では破線で示しているが、実際の製品に現れるものではない。各スルーホール１２は、複数の突起を有する金型を用いてマザー基板１０を成形することにより成形してもよく、矩形のマザー基板１０を得た後、機械加工により形成してもよい。
【００１１】
さらに、マザー基板１０主面上には、複数の帯状の電極パターン１６が各スルーホール１２上に平行に延びるように形成される。また、電極パターン１６は、各スルーホール１２の内側全面にも同時に形成される。マザー基板１０主面上の電極パターン１６と各スルーホール１２内側面の電極パターン１６とは電気的に導通される。各スルーホール１２の内側面の電極パターン１６は、子基板１４の側面電極となるものである。このような電極パターン１６を形成するためには、印刷、焼結、蒸着、メッキなどの方法が、単体で、あるいは組み合わされて、基板の材質や用途に応じて用いられる。
【００１２】
ここで電極パターン１６の形成方法の一例について説明する。まず、電極パターン形成前のマザー基板１０の外表面を溶媒または酸、アルカリなどにより荒らしたり、またはメッキのための触媒をコーティングすることにより、マザー基板１０の表面を活性化する。
次に、マザー基板１０の表面に銅を無電解メッキして、マザー基板１０の全面に金属膜を形成する。金属膜は、各スルーホール１２内においても、スルーホール１２の内側面を被覆するようにして、マザー基板１０の全外表面を被覆する。
なお、上記金属膜を構成する材料については、銅以外に、銀、金、パラジウム、アルミニウムまたはこれらの合金等の適宜の金属材料を用いることができ、さらに、必要に応じて金属膜上にさらに電解メッキによりこれらの金属材料からなる金属膜を積層してもよい。
【００１３】
次に、金属膜が形成されたマザー基板１０の全面にレジストを塗布する。レジストは上述した金属膜の外表面を全て覆うようにして形成される。
次に、上述のマザー基板１０上にマスクを配置する。マスクは複数の開口部を有する。開口部は最終的に形成される子基板１４において電極が形成されない部分に対応する形状とされている。
【００１４】
次に、マスクの上方から散乱光が照射され、マスクの開口部の下方のレジスト層が露光される。この場合、散乱光により露光が行われるので、スルーホール１２の内側面も露光される。散乱光を得るためには、光源とマスクとの間に適宜のデフューザを配置するか、光源をマスクおよびマザー基板１０に対して移動させるか、もしくは、光源に対してマスクおよびマザー基板１０を移動させる方法などの適宜の方法を用いることができる。このため、たとえば市販のスキャンニング型露光機などが用いられる。
【００１５】
次に、レジスト層の露光された部分を現像し、露光された部分のレジスト層を除去する。この後、硝酸などの強酸を用いてレジスト層が除去された部分の下方の金属膜をエッチングにより除去する。そして、エッチングされていない部分に残存している露光されていないレジスト層が、たとえば芳香族炭化水素６５重量％、アルキルスルホン酸２０重量％、アルキルヒドロキシベンゼン１５重量％からなる溶剤などにより除去される。こうして、マザー基板１０に電極パターン１６が形成される。
【００１６】
その後、マザー基板１０を分断線Ｄに沿ってダイサーなどで分断することにより、複数の子基板１４を得ることができる。これらの子基板１４は、図２に示すように、幅方向に対向する一方側面の中央部を略Ｕ字形状に切り欠いたスルーホール１２の内面に端子電極１６ｂを有し、幅方向に対向する他方側面に連なる２つの角部をそれぞれ略Ｕ字形状に切り欠いたスルーホール１２の内面にも端子電極１６ａ、１６ｃを有する。すなわち、端子電極１６ａ，１６ｂおよび１６ｃは、子基板１４の幅方向に対向する両側に互い違いに形成される。言い換えれば、従来の子基板では、図２１に示すように、幅方向に対向する一対のスルーホールが複数対形成されていたのに対し、この実施例の子基板１４の幅方向に対向する位置には、図２に示すように、スルーホール１２が一つしか形成されない。そして、それぞれのスルーホール１２内に端子電極が形成され、さらにそれぞれの端子電極は子基板１４の主面上に引き出される。なお、マザー基板１０の切断は、ダイサーによる切断に限らず、その他の公知の分断方法により破断されてもよい。
【００１７】
この実施例では、上述のように、従来の製法による子基板に比べてスルーホールの数が半減するので、金型コストや加工コストを安価にすることができ、子基板１４の製造コストを低減することができる。また、この実施例により得られた子基板１４は、スルーホール１２が互い違いに形成されているので、複数のスルーホール１２間の電気的短絡や機械的破壊を防止でき、子基板１４のより一層の小型化を図ることができる。
【００１８】
図３は、図２に示した子基板を用いた電子部品の一例を示す分解斜視図である。この電子部品２０は、負荷容量内蔵型の表面実装型発振子である。この電子部品２０は、子基板１４を含む。子基板１４の上には、たとえば３つの導電材２２を介してコンデンサ２４が固着される。コンデンサ２４の下面の図示しない電極は、導電材２２および子基板１４の表面の電極パタ−ンを介して端子電極１６ａ〜１６ｃに電気的に接続される。コンデンサ２４の上には、たとえば２つのチップ型導電材２２を介して圧電共振子２６が固着される。圧電共振子２６の裏面の図示しない２つの電極は、導電材２２を介してコンデンサ２４の上面の２つの電極に接続される。圧電共振子２６は、振動が妨げられないよう、両端部近傍でのみ導電材２２によって支持される。さらに、全体がキャップ２８で覆われる。こうして得られた電子部品２０は、裏面に液状の導電材や封止材が塗布されて、さらに他の電子回路基板に表面実装される。
【００１９】
図４は、図２に示した子基板を用いた電子部品の他の例を示す分解斜視図である。この電子部品２０は、図２に示した子基板１４を含む。ただし、この子基板１４は、負荷容量を形成するため高ε材で形成される。したがって、端子電極１６ａ，１６ｂおよび１６ｃの相互の間にそれぞれ負荷容量が形成される。子基板１４の上には、たとえばロの字形状の異方性導電材３０を介して圧電共振子２６が固着される。異方性導電材３０は、厚み方向にのみ導電性を有する材料である。したがって、圧電共振子２６の図示しない裏面において長手方向に対向する一方の電極は、子基板１４の長手方向に対向する一方の端子電極１６ａに電気的に接続され、圧電共振子２６の図示しない裏面において長手方向に対向する他方の電極は、子基板１４の長手方向に対向する他方の端子電極１６ｃに電気的に接続される。また、この異方性導電材３０は、子基板１４のスルーホール１２に対応する３つの切り欠きが形成されている。さらに、圧電共振子２６の上面にはロの字形状の接着材３２を介して上基板３４が固着される。この電子部品２０では、圧電共振子２６の振動が妨げられないよう、異方性導電材３０と接着材３２とを所定の厚みを有するロの字形状とすることによって、圧電共振子２６の周囲に空洞が形成される。こうして得られた電子部品２０は、裏面に液状の導電材や封止材が塗布されて、さらに他の電子回路基板に表面実装される。
【００２０】
図３および図４に示す電子部品２０では、上述したように従来の子基板に比べてスルーホール１２の数を半減させた子基板１４を用いるので、小型であるにもかかわらず、導電材や絶縁材の塗布面積を広くとることができる。そのため、電子部品としての信頼性が向上する。
【００２１】
図５は、本願発明にかかるマザー基板の他の実施例を示す平面図であり、図６はそのマザー基板から得られる子基板を示す斜視図である。
図５に示すマザー基板１０は、図１に示したマザー基板と比べて、各子基板４となるべき部分の主面に平面矩形の凹部３６が形成された点で異なる。この凹部３６は、圧電共振子２６などの電子部品素子を収納するためのものである。このマザー基板１０からは、図６に示す子基板１４を得ることができる。この子基板１４は、電子部品素子を収納するための凹部３６を有するので、様々な用途に対応可能である。
【００２２】
図７は、図６に示した子基板を用いた電子部品の一例を示す分解斜視図である。この電子部品２０の子基板１４は、負荷容量を形成するため高ε材で形成される。子基板１４は、主面に凹部３６を有し、凹部３６内には、端子電極１６ａ，１６ｂおよび１６ｃがそれぞれ引き出される。子基板１４の凹部３６には、圧電共振子２６が収納される。圧電共振子２６の図示しない裏面において長手方向に対向する両端の電極は、導電材２２を介してそれぞれ子基板１４の長手方向に対向する端子電極１６ａまたは１６ｃに接続される。さらに、圧電共振子２６および凹部３６は、キャップ２８で覆われる。この電子部品２０は、子基板１４の主面に凹部３６を有するので、電子部品２０の厚みを薄くすることができ、他の回路基板に取り付けた際に、回路基板からの高さを低くすることができる。
【００２３】
図８は本願発明にかかる子基板の別の実施例を示す斜視図であり、図９はその線Ａ−Ａにおける断面図である。図８および図９に示す子基板１４は、多層基板として形成されている。
この子基板１４は、図８および図９に示すように、低ε材でなる第１の基板１５ａを含む。第１の基板１５ａの長手方向の両端における幅方向一方の角部には、略Ｕ字状に切り欠かれたスルーホール１２がそれぞれ設けられ、それらの内面に端子電極１６ａおよび１６ｃが形成される。また、第１の基板１５ａの幅方向の他方の側面の中央部には、略Ｕ字形状に切り欠かれたスルーホール１２が設けられ端子電極１６ｂが形成される。端子電極１６ｂは、第１の基板１５ａの表面に帯状に引き出される。そして、第１の基板１５ａの表面上には、電極１６ｂを介在させながら高ε材でなる平面矩形状の第２の基板１５ｂが積層される。第２の基板１５ｂ上には、第１の基板１５ａの両端から端子電極１６ａおよび１６ｃが引き出される。さらに、第２の基板１５ｂの上には端子電極１６ａ，１６ｃを介在させながら低ε材でなる平面ロの字状の第３の基板１５ｃが積層される。この子基板１４は、マザー基板の状態で各子基板１４に対応する位置に第１から第３の基板１５ａ〜１５ｃが一体に積層され、その後、分断線に沿って分断することにより製造される。
【００２４】
図８および図９に示す子基板１４では、第１の基板１５ａおよび第３の基板１５ｃが低ε材で形成され、第２の基板１５ｂが高ε材で形成されて、それらが一体に積層されているので、子基板１４内に負荷容量が形成される。また、この子基板１４では第３の基板１５ｃが平面ロ字形状に形成されているので、その内側が圧電共振子などの電子部品素子を収納するための凹部としても作用する。
【００２５】
図１０は、図１に示したマザー基板１０の電極パターン１６の変形例を示す平面図であり、図１１はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１０に示すマザー基板１０は、分断線ＤＨ１，ＤＨ２を跨いで電極パターン１６が断続的に形成されている点で図１に示したマザー基板と異なるものである。これに限らず、電極パターン１６は、子基板１４の用途に応じて様々なパターンとすることができる。また、電極パターン１６は、子基板１４の表裏で同一パターンとしてもよく、異なるパターンとしてもよい。
【００２６】
図１２は、図１１に示したマザー基板１０の変形例であり、図１３はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１２に示すマザー基板１０は、子基板１４となるべき部分の面積を小さくしてスルーホール１２の密度を上げ、各スルーホール１２の周囲とその内面に電極を形成したものである。すなわち、子基板１４の幅方向に対向する一対のスルーホール１２が複数対形成されている従来の子基板１４では、スルーホール１２間の基板割れやショートを防止するため、Ｗ＞３ａ＋αの大きさが必要であった。ここでＷは子基板の全長であり、ａはスルーホール上に形成された電極パターンの幅長であり、αは子基板の割れや端子電極間の短絡が生じないようにするためのギャップ値である。それに対して、本願発明にかかる子基板１４は、スルーホール１２が互い違いに形成されており、子基板１４の幅方向に対向する位置にスルーホール１２が一つしか形成されないので、この子基板１４は、図１３に示すように、Ｗ＜３ａとすることも可能である。したがって、この変形例によればより一層小型の子基板１４を得ることが可能になる。
【００２７】
図１４は、図１に示したマザー基板１０のスルーホール１２の変形例を示す平面図であり、図１５はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１４に示すマザー基板１０は、図示縦方向に延びる第１および第２の分断線ＤＶ１，ＤＶ２にそれぞれ一致する第１の直線Ｌ１ 上に＋形状のスルーホール１２ａが形成され、第１および第２の分断線ＤＶ１，ＤＶ２に一致しない第２の直線Ｌ２ 上に矩形状のスルーホール１２ｂが形成されている点で図１に示すマザー基板１０と異なる。この変形例によれば、図１５に示すように、幅方向に対向する一方側面の中央部を略コの字形状に切り欠いたスルーホール１２の内面に端子電極１６ｂを有し、幅方向に対向する他方側面に連なる２つの角部をそれぞれ略Ｗ字形状に切り欠いたスルーホール１２の内面に端子電極１６ａ、１６ｃを有する子基板１４を得ることができる。これに限らず、スルーホール１２の形状は、子基板１４の用途に応じて様々な形状にすることができる。
【００２８】
図１６は、図１に示したマザー基板１０のスルーホール１２の変形例を示す平面図であり、図１７はそのマザー基板１０から得られる子基板１４を示す斜視図である。図１６に示すマザー基板１０は、図１に示したマザー基板１０と比べて、スルーホール１２の形状を矩形とし、さらにそのスルーホール１２内に電極パターン１６と同じ導電材１６を充填している点で異なる。この変形例によれば、図１７に示すように、スルーホール１２内に導電材が充填された電極１６ａ，１６ｂおよび１６ｃを有する子基板１４を得ることができる。この場合には、スルーホール１２が予め導電材で充填されているので、この子基板１４を用いた電子部品２０の表面実装時に導電材や封止材がスルーホールに流入することを気にする必要がなくなる。そのため、導電材や絶縁材の塗布面積をより広くとることができ、電子部品としての信頼性が向上する。
【００２９】
図１８は、本願発明にかかる子基板の製造方法の別の実施例を示す平面図であり、図１９はこの製造方法により得られる子基板１４を示す斜視図である。図１８に示すマザー基板１０は、図１に示したマザー基板１０と同様のものであるが、図示縦方向に延びる分断線ＤＶ１， ＤＶ２の設けられ方が異なる。すなわち、図１に示したものでは、縦方向に延びる第１および第２の分断線ＤＶ１， ＤＶ２は、横方向に延びる第１の分断線ＤＨ１上のスルーホール１２のみを通過しており、横方向に延びる第２の分断線ＤＨ２上のスルーホール１２は縦方向に延びる分断線で分断されていなかった。その結果、図１に示す実施例では、三端子型の子基板１４が得られていた。しかし、図１８に示す実施例では、縦方向に延びる第１の分断線ＤＶ１は、横方向に延びる第２の分断線ＤＨ２上のスルーホール１２を通過し、縦方向に延びる第２の分断線ＤＶ２は、横方向に延びる第１の分断線ＤＨ１上のスルーホール１２を通過するようにしている。すなわち、この実施例では、第１の直線Ｌ１ が縦方向に延びる第１の分断線ＤＶ１に一致し、第２の直線Ｌ２ が縦方向に延びる第２の分断線ＤＶ２に一致する。そして、これらの分断線ＤＶ１， ＤＶ２， ＤＨ１， ＤＨ２に沿ってマザー基板１０をダイサーなどの公知の手段で分断することにより、図１９に示すように、二端子型の子基板１４を得ることができる。
【００３０】
【発明の効果】
本願発明によれば、小型の子基板を安価に得ることができる。すなわち、本願発明にかかるマザー基板は、隣接する分断線上のスルーホールが互い違いになるように形成されるので、全体としてスルーホールの数を減少させることができる。そのため、子基板の製造コストを低減することができる。また、この子基板の構造では、子基板と小型化した際のスルーホール間の基板割れやショートが発生しにくいので、子基板の一層の小型化を図ることができる。しかも、スルーホールの数を減少させることにより、相対的に封止材や導電材を塗布することのできる面積が相対的に増えるので、信頼性の高い電子部品を得ることができる。
【図面の簡単な説明】
【図１】本願発明にかかるマザー基板の一実施例を示す平面図である。
【図２】図１に示すマザー基板から得られる子基板を示す斜視図である。
【図３】図２に示した子基板を用いた電子部品の一例を示す分解斜視図である。
【図４】図２に示した子基板を用いた電子部品の他の例を示す分解斜視図である。
【図５】本願発明にかかるマザー基板の他の実施例を示す平面図である。
【図６】図５に示すマザー基板から得られる子基板を示す斜視図である。
【図７】図６に示した子基板を用いた電子部品の一例を示す分解斜視図である。
【図８】本願発明にかかる子基板の別の実施例を示す斜視図である。
【図９】図８に示す線Ａ−Ａにおける断面図である。
【図１０】図１に示したマザー基板の電極パターンの変形例を示す平面図である。
【図１１】図１０に示すマザー基板から得られる子基板を示す斜視図である。
【図１２】図１１に示したマザー基板の変形例を示す平面図である。
【図１３】図１２に示すマザー基板から得られる子基板を示す斜視図である。
【図１４】図１に示すマザー基板のスルーホールの変形例を示す平面図である。
【図１５】図１４に示すマザー基板から得られる子基板を示す斜視図である。
【図１６】図１に示したマザー基板のスルーホールの変形例を示す平面図である。
【図１７】図１６に示すマザー基板から得られる子基板を示す斜視図である。
【図１８】本願発明にかかる子基板の製造方法の別の実施例を示す平面図である。
【図１９】図１８に示す製造方法により得られる子基板を示す斜視図である。
【図２０】従来のマザー基板の一例を示す平面図である。
【図２１】図２０に示すマザー基板より得られる従来の子基板を示す斜視図である。
【符号の説明】
１０ マザー基板
１２ スルーホール
１４ 子基板
１６ 電極パターン
１６ａ，１６ｂ，１６ｃ 端子電極
２０ 電子部品
２２ 導電材
２４ コンデンサ
２６ 圧電共振子
２８ キャップ
３０ 異方性導電材
３２ 接着材
３４ 上基板
３６ 凹部
Claims (4)
- 格子状に延びる分断線に沿って分断することにより子基板となるべき部分が縦横に配列されてなるマザー基板であって、
前記子基板になるべき部分を間において対向する一方側に沿って延びる第１の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールと、
前記子基板になるべき部分を間において対向する他方側に沿って延びる第２の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールとを有し、
前記第１の分断線に直交しその上のスルーホールを通って延びる直線と、前記第２の分断線に直交しその上のスルーホールを通って延びる直線とが一致しないように各スルーホールを配置することにより、前記子基板になるべき部分の両側にスルーホールが互い違いに形成された、マザー基板。 - 請求項１に記載のマザー基板を前記分断線に沿って分断することにより形成される、子基板。
- 格子状に延びる分断線に沿って分断することにより子基板となるべき部分を間において対向する一方側に沿って延びる第１の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールと、前記子基板になるべき部分を間において対向する他方側に沿って延びる第２の分断線上に互いに所定の間隔をおいて形成される複数のスルーホールとを有し、前記第１の分断線に直交しその上のスルーホールを通って延びる直線と、前記第２の分断線に直交しその上のスルーホールを通って延びる直線とが一致しないように各スルーホールを配置することにより、前記子基板になるべき部分の両側にスルーホールが互い違いに形成されたマザー基板を準備する工程、
前記マザー基板の主面と前記スルーホール内に電極を形成する工程、および
前記マザー基板を前記直線に沿って格子状に分断する工程を含む、子基板の製造方法。 - 請求項２に記載の子基板上に電子部品素子を搭載してなる、電子部品。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09595299A JP3614030B2 (ja) | 1999-04-02 | 1999-04-02 | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 |
| US09/525,077 US6570262B1 (en) | 1999-04-02 | 2000-03-14 | Mother substrate and electronic component utilizing the mother substrate |
| MYPI20001230A MY125238A (en) | 1999-04-02 | 2000-03-28 | Mother substrate and electronic component utilizing the mother substrate |
| CNB001049348A CN1147993C (zh) | 1999-04-02 | 2000-03-31 | 母片、基片元件及其制造方法 |
| DE10016060A DE10016060A1 (de) | 1999-04-02 | 2000-03-31 | Substrat, Einzelsubstrat und Verfahren zur Herstellung derselben |
| US10/409,972 US6835601B2 (en) | 1999-04-02 | 2003-04-09 | Mother substrate, substrate element, and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09595299A JP3614030B2 (ja) | 1999-04-02 | 1999-04-02 | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294899A JP2000294899A (ja) | 2000-10-20 |
| JP3614030B2 true JP3614030B2 (ja) | 2005-01-26 |
Family
ID=14151600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09595299A Expired - Fee Related JP3614030B2 (ja) | 1999-04-02 | 1999-04-02 | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6570262B1 (ja) |
| JP (1) | JP3614030B2 (ja) |
| CN (1) | CN1147993C (ja) |
| DE (1) | DE10016060A1 (ja) |
| MY (1) | MY125238A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3614030B2 (ja) * | 1999-04-02 | 2005-01-26 | 株式会社村田製作所 | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 |
| EP1523043B1 (en) * | 2003-10-06 | 2011-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor and method for manufacturing the same |
| JP4967707B2 (ja) * | 2006-05-01 | 2012-07-04 | セイコーエプソン株式会社 | 圧電振動子およびその製造方法 |
| JP4677382B2 (ja) * | 2006-08-24 | 2011-04-27 | アルプス電気株式会社 | セラミック基板の製造方法 |
| US8207589B2 (en) * | 2007-02-15 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and electronic device, and method for manufacturing photoelectric conversion device |
| US7955893B2 (en) * | 2008-01-31 | 2011-06-07 | Alpha & Omega Semiconductor, Ltd | Wafer level chip scale package and process of manufacture |
| US8373257B2 (en) * | 2008-09-25 | 2013-02-12 | Alpha & Omega Semiconductor Incorporated | Top exposed clip with window array |
| US8222078B2 (en) | 2009-07-22 | 2012-07-17 | Alpha And Omega Semiconductor Incorporated | Chip scale surface mounted semiconductor device package and process of manufacture |
| JP4982602B2 (ja) | 2010-03-09 | 2012-07-25 | 日本電波工業株式会社 | 表面実装水晶振動子及びその製造方法 |
| JP5292491B2 (ja) * | 2010-03-09 | 2013-09-18 | 日本電波工業株式会社 | シート状セラミックベース及びその製造方法 |
| US8362606B2 (en) * | 2010-07-29 | 2013-01-29 | Alpha & Omega Semiconductor, Inc. | Wafer level chip scale package |
| JP2012114810A (ja) * | 2010-11-26 | 2012-06-14 | Nippon Dempa Kogyo Co Ltd | 表面実装水晶振動子及びその製造方法 |
| JP5893900B2 (ja) * | 2010-12-28 | 2016-03-23 | 日本電波工業株式会社 | 表面実装水晶振動子及び基板シート |
| KR101922191B1 (ko) * | 2012-03-02 | 2019-02-20 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
| WO2020202941A1 (ja) * | 2019-03-29 | 2020-10-08 | 株式会社村田製作所 | セラミック基板の製造方法及びセラミック基板 |
| CN110212056A (zh) * | 2019-05-30 | 2019-09-06 | 晶澳（扬州）太阳能科技有限公司 | 切片太阳能电池片的制备方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4202007A (en) * | 1978-06-23 | 1980-05-06 | International Business Machines Corporation | Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers |
| JPS5561050A (en) | 1978-10-31 | 1980-05-08 | Sony Corp | Manufacture of electronic parts |
| JPS5821847A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | 電子部品取付用構成体の製造方法 |
| JPS58139613A (ja) | 1982-02-10 | 1983-08-19 | 三菱電機株式会社 | ガス絶縁開閉装置 |
| JP2847246B2 (ja) | 1989-08-31 | 1999-01-13 | 日本メクトロン株式会社 | 可撓性回路基板集合体及びその製造法 |
| US5051869A (en) * | 1990-05-10 | 1991-09-24 | Rockwell International Corporation | Advanced co-fired multichip/hybrid package |
| JP2616280B2 (ja) * | 1991-04-27 | 1997-06-04 | 株式会社村田製作所 | 発振器及びその製造方法 |
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| JPH06334236A (ja) | 1993-05-20 | 1994-12-02 | Fujitsu Ltd | 積層型圧電・電歪アクチュエータの製造方法 |
| US5502344A (en) | 1993-08-23 | 1996-03-26 | Rohm Co., Ltd. | Packaged piezoelectric oscillator incorporating capacitors and method of making the same |
| JPH07335995A (ja) | 1994-06-13 | 1995-12-22 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
| JP3252605B2 (ja) * | 1994-07-04 | 2002-02-04 | 株式会社村田製作所 | 電子部品及びその製造方法 |
| JPH0897674A (ja) | 1994-09-28 | 1996-04-12 | Kyocera Corp | 表面実装型ラダー型フィルタならびに直列共振子または並列共振子の製造方法 |
| JPH0897607A (ja) * | 1994-09-29 | 1996-04-12 | Tokin Corp | 誘電体フィルタ用基板 |
| JP3261926B2 (ja) | 1995-04-21 | 2002-03-04 | 株式会社村田製作所 | 表面実装型電子部品の製造方法 |
| JPH09181443A (ja) | 1995-12-25 | 1997-07-11 | Murata Mfg Co Ltd | 電子部品の製造方法 |
| US5637916A (en) * | 1996-02-02 | 1997-06-10 | National Semiconductor Corporation | Carrier based IC packaging arrangement |
| TW421980B (en) * | 1997-12-22 | 2001-02-11 | Citizen Watch Co Ltd | Electronic component device, its manufacturing process, and collective circuits |
| JP3625668B2 (ja) * | 1998-10-21 | 2005-03-02 | 日本電波工業株式会社 | シート状回路基板及び表面実装用の回路基板 |
| US6377464B1 (en) * | 1999-01-29 | 2002-04-23 | Conexant Systems, Inc. | Multiple chip module with integrated RF capabilities |
| JP3617368B2 (ja) * | 1999-04-02 | 2005-02-02 | 株式会社村田製作所 | マザー基板および子基板ならびにその製造方法 |
| JP3614030B2 (ja) * | 1999-04-02 | 2005-01-26 | 株式会社村田製作所 | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 |
-
1999
- 1999-04-02 JP JP09595299A patent/JP3614030B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-14 US US09/525,077 patent/US6570262B1/en not_active Expired - Fee Related
- 2000-03-28 MY MYPI20001230A patent/MY125238A/en unknown
- 2000-03-31 CN CNB001049348A patent/CN1147993C/zh not_active Expired - Fee Related
- 2000-03-31 DE DE10016060A patent/DE10016060A1/de not_active Ceased
-
2003
- 2003-04-09 US US10/409,972 patent/US6835601B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6570262B1 (en) | 2003-05-27 |
| US20030207546A1 (en) | 2003-11-06 |
| DE10016060A1 (de) | 2000-12-28 |
| CN1147993C (zh) | 2004-04-28 |
| CN1269637A (zh) | 2000-10-11 |
| JP2000294899A (ja) | 2000-10-20 |
| US6835601B2 (en) | 2004-12-28 |
| MY125238A (en) | 2006-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3614030B2 (ja) | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 | |
| JP3617368B2 (ja) | マザー基板および子基板ならびにその製造方法 | |
| US6576999B2 (en) | Mounting structure for an electronic component having an external terminal electrode | |
| JP5404312B2 (ja) | 電子装置 | |
| JP5182448B2 (ja) | 部品内蔵基板 | |
| JP4810772B2 (ja) | 回路モジュール | |
| JPH04220004A (ja) | 電圧制御発振器 | |
| JPH10270819A (ja) | 表面実装用電子部品とその製造方法 | |
| JPH1140459A (ja) | 複合電子部品 | |
| JP2005340371A (ja) | 積層セラミック電子部品およびその製造方法 | |
| JP4605945B2 (ja) | 多数個取り配線基板、電子装置の製造方法 | |
| JP2003163559A (ja) | フィルタを有する回路基板 | |
| JP2001155952A (ja) | 三次元搭載用三端子積層セラミックコンデンサ | |
| JPH04118987A (ja) | チップ部品の実装方法 | |
| KR100653247B1 (ko) | 내장된 전기소자를 구비한 인쇄회로기판 및 그 제작방법 | |
| JPH0878954A (ja) | 発振器およびその製造方法 | |
| JP2001126956A (ja) | 貫通型コンデンサ | |
| JPH11345734A (ja) | 積層セラミックコンデンサ | |
| JPH07106144A (ja) | 表面実装型電子部品及びその製造方法 | |
| US4532572A (en) | Decoupling capacitor and method of manufacture thereof | |
| JP4292860B2 (ja) | 積層型電子回路装置とその製造方法 | |
| JP6120368B2 (ja) | 多数個取り配線基板 | |
| JP4051751B2 (ja) | 電子部品の端子の製造方法 | |
| JP2005285866A (ja) | 多数個取り配線基板 | |
| JPS58143598A (ja) | 電子回路部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041025 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |