JP2001155952A - 三次元搭載用三端子積層セラミックコンデンサ - Google Patents
三次元搭載用三端子積層セラミックコンデンサInfo
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Abstract
(57)【要約】 （修正有）
【課題】 外部電極の間隔を狭くし、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、三次元の多層
プリント基板等に表面実装するのに好適な三次元搭載用
三端子積層セラミックコンデンサを構成する。 【解決手段】 セラミック層２…を介し、セラミック層
２…の片長辺に沿う露出部から面内中央に亘って他長辺
に至らない幅の第１の内部電極１１…と、セラミック層
２…の面内に位置する主要部１ａから第１の内部電極１
１…がセラミック層２…の長辺に至らない方向に延びる
二つの引出し部を有する第２の内部電極１２…とを交互
に積層させて積層チップ素体を形成し、第１の内部電極
１１…並びに第２の内部電極１２…と電気的に導通する
外部電極３、４，５を積層チップ素体の相対面に設け、
回路基板の異なる回路パターンと各々直に対面させて電
気的に接合する三端子の三次元搭載用として構成した。
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、三次元の多層
プリント基板等に表面実装するのに好適な三次元搭載用
三端子積層セラミックコンデンサを構成する。 【解決手段】 セラミック層２…を介し、セラミック層
２…の片長辺に沿う露出部から面内中央に亘って他長辺
に至らない幅の第１の内部電極１１…と、セラミック層
２…の面内に位置する主要部１ａから第１の内部電極１
１…がセラミック層２…の長辺に至らない方向に延びる
二つの引出し部を有する第２の内部電極１２…とを交互
に積層させて積層チップ素体を形成し、第１の内部電極
１１…並びに第２の内部電極１２…と電気的に導通する
外部電極３、４，５を積層チップ素体の相対面に設け、
回路基板の異なる回路パターンと各々直に対面させて電
気的に接合する三端子の三次元搭載用として構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板等に表面実装するのに適する三次元搭載用の三端子積
層セラミックコンデンサに関するものである。
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板等に表面実装するのに適する三次元搭載用の三端子積
層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】一般に、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる積層セラミックコンデンサが要請されてい
る。
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる積層セラミックコンデンサが要請されてい
る。
【０００３】従来、三端子の積層セラミックコンデンサ
は、図５で示すように内部電極１０ １，１０２…として
長方形のセラミック層１１…を隔て二つの異なる電極パ
ターンのものを交互に複数積層形成した積層チップ素体
を部品本体に構成するものが提案されている（例えば、
特開平７−２７２９７５号）。
は、図５で示すように内部電極１０ １，１０２…として
長方形のセラミック層１１…を隔て二つの異なる電極パ
ターンのものを交互に複数積層形成した積層チップ素体
を部品本体に構成するものが提案されている（例えば、
特開平７−２７２９７５号）。
【０００４】その内部電極１０１，１０２…のうち、一
つはセラミック層１１…の長辺１１ａ，１１ｂに沿った
部分を除いて短辺１１ｃ，１１ｄの間に亘る第1の内部
電極１０１とし、他の一つはセラミック層１１…の面内
に位置する主要部１０ａの中央部分からセラミック層１
１…の長辺１１ａ，１１ｂに伸びる二つの引出し部１０
ｂ，１０ｃを有する第２の内部電極１０２として形成さ
れている。
つはセラミック層１１…の長辺１１ａ，１１ｂに沿った
部分を除いて短辺１１ｃ，１１ｄの間に亘る第1の内部
電極１０１とし、他の一つはセラミック層１１…の面内
に位置する主要部１０ａの中央部分からセラミック層１
１…の長辺１１ａ，１１ｂに伸びる二つの引出し部１０
ｂ，１０ｃを有する第２の内部電極１０２として形成さ
れている。
【０００５】その積層セラミックコンデンサは、図６で
示すように外部電極１２，１３、１４として第１の内部
電極１０１とセラミック層１１…の短辺１１ｃ，１１ｄ
に露出する部分で電気的に導通するもの１２，１３を積
層チップ素体の両端部に設けると共に、第２の内部電極
１０２とセラミック層１１…の長辺１１ａ，１１ｂに露
出する引出し部１０ｂ，１０ｃで電気的に導通するもの
１４を積層チップ素体の中央部に設けることにより三端
子型のものに構成されている。
示すように外部電極１２，１３、１４として第１の内部
電極１０１とセラミック層１１…の短辺１１ｃ，１１ｄ
に露出する部分で電気的に導通するもの１２，１３を積
層チップ素体の両端部に設けると共に、第２の内部電極
１０２とセラミック層１１…の長辺１１ａ，１１ｂに露
出する引出し部１０ｂ，１０ｃで電気的に導通するもの
１４を積層チップ素体の中央部に設けることにより三端
子型のものに構成されている。
【０００６】その三端子の積層セラミックコンデンサ
は、各外部電極１２，１３、１４を回路基板１５の板面
より直立方向に位置させて部品全体を回路基板１５の板
面上に載置し、外部電極１２，１３、１４の側面と回路
パターン１６，１７，１８のランド部とを半田盛り１９
で接合固定することにより表面実装されている。
は、各外部電極１２，１３、１４を回路基板１５の板面
より直立方向に位置させて部品全体を回路基板１５の板
面上に載置し、外部電極１２，１３、１４の側面と回路
パターン１６，１７，１８のランド部とを半田盛り１９
で接合固定することにより表面実装されている。
【０００７】その積層セラミックコンデンサでは、第１
の内部電極１０…がセラミック層１１…の両短辺１１
ｃ，１１ｄの間に亘って細長く延び、セラミック層１１
…を隔て隣り合う各内部電極１０１，１０２…の重なり
長さが長く、且つ、外部電極１２，１３の距離が長くな
ることによりインダクタンス成分が大きくなる。これと
共に、外部電極１２，１３の間が長いため、回路基板１
５に形成する回路パターン１６，１７が長くなり、ラン
ド部の引回しが長くなることによりインダクタンス成分
に影響を与える。
の内部電極１０…がセラミック層１１…の両短辺１１
ｃ，１１ｄの間に亘って細長く延び、セラミック層１１
…を隔て隣り合う各内部電極１０１，１０２…の重なり
長さが長く、且つ、外部電極１２，１３の距離が長くな
ることによりインダクタンス成分が大きくなる。これと
共に、外部電極１２，１３の間が長いため、回路基板１
５に形成する回路パターン１６，１７が長くなり、ラン
ド部の引回しが長くなることによりインダクタンス成分
に影響を与える。
【０００８】特に、三次元の多層プリント基板等に表面
実装すると、上部位置のランド部と下部位置のランド部
とで構成される回路パターンが長くなり、ランド部の引
回しが長くなってインダクタンス成分に影響を与えるこ
ととなり、ノイズの発生を避けられない。また、ＥＳＬ
を低くし、例えば、半導体等の端子近傍に表面実装搭載
すると、三次元のプリント基板等に実装時におけるラン
ド部の引回しによるインダクタンス成分の影響を無視で
きない。
実装すると、上部位置のランド部と下部位置のランド部
とで構成される回路パターンが長くなり、ランド部の引
回しが長くなってインダクタンス成分に影響を与えるこ
ととなり、ノイズの発生を避けられない。また、ＥＳＬ
を低くし、例えば、半導体等の端子近傍に表面実装搭載
すると、三次元のプリント基板等に実装時におけるラン
ド部の引回しによるインダクタンス成分の影響を無視で
きない。
【０００９】それ以外に、部品全体の高さ方向が各層の
積層方向に相当するため、各層の積層数如何によって部
品全体の高さ方向を低く抑えられないところから、三次
元搭載用として適さない。
積層方向に相当するため、各層の積層数如何によって部
品全体の高さ方向を低く抑えられないところから、三次
元搭載用として適さない。
【００１０】
【発明が解決しようとする課題】本発明は、外部電極の
間隔を狭くすることにより低ＥＳＬで、且つ、低ＥＳＲ
なコンデンサとしてパソコン等の動作周波数が高速化す
る電子機器搭載用に好適で、電子機器の小型化から部品
全体の高さ方向を低く抑えて三次元の多層プリント基板
等に表面実装するのに好適な三次元搭載用三端子積層セ
ラミックコンデンサを提供することを目的とする。
間隔を狭くすることにより低ＥＳＬで、且つ、低ＥＳＲ
なコンデンサとしてパソコン等の動作周波数が高速化す
る電子機器搭載用に好適で、電子機器の小型化から部品
全体の高さ方向を低く抑えて三次元の多層プリント基板
等に表面実装するのに好適な三次元搭載用三端子積層セ
ラミックコンデンサを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
三次元搭載用三端子積層セラミックコンデンサにおいて
は、セラミック層を介し、セラミック層の片長辺に沿う
露出部から面内中央に亘って他長辺に至らない幅の第１
の内部電極と、セラミック層の面内に位置する主要部か
ら第１の内部電極がセラミック層の長辺に至らない方向
に延びる二つの引出し部を有する第２の内部電極とを交
互に積層させて積層チップ素体を形成し、その積層チッ
プ素体を形成するセラミック層の短辺側を高さ方向と
し、且つ、第１の内部電極とセラミック層の片長辺に沿
う露出部で並びに第２の内部電極と各引出し部で電気的
に導通する外部電極を積層チップ素体の相対面に設け、
その各外部電極を回路基板の異なる回路パターンと各々
直に対面させて電気的に接合する三端子の三次元搭載用
として構成されている。
三次元搭載用三端子積層セラミックコンデンサにおいて
は、セラミック層を介し、セラミック層の片長辺に沿う
露出部から面内中央に亘って他長辺に至らない幅の第１
の内部電極と、セラミック層の面内に位置する主要部か
ら第１の内部電極がセラミック層の長辺に至らない方向
に延びる二つの引出し部を有する第２の内部電極とを交
互に積層させて積層チップ素体を形成し、その積層チッ
プ素体を形成するセラミック層の短辺側を高さ方向と
し、且つ、第１の内部電極とセラミック層の片長辺に沿
う露出部で並びに第２の内部電極と各引出し部で電気的
に導通する外部電極を積層チップ素体の相対面に設け、
その各外部電極を回路基板の異なる回路パターンと各々
直に対面させて電気的に接合する三端子の三次元搭載用
として構成されている。
【００１２】本発明の請求項２に係る三次元搭載用三端
子積層セラミックコンデンサにおいては、積層チップ素
体を形成するセラミック層の短辺長さに相当する間隔を
隔て、第２の内部電極の各引出し部と電気的に導通する
外部電極を設けることにより三端子の三次元搭載用とし
て構成されている。
子積層セラミックコンデンサにおいては、積層チップ素
体を形成するセラミック層の短辺長さに相当する間隔を
隔て、第２の内部電極の各引出し部と電気的に導通する
外部電極を設けることにより三端子の三次元搭載用とし
て構成されている。
【００１３】
【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施に形態に係る三次元搭載用積層セラミ
ックコンデンサは、図１で示すように所定パターンの内
部電極１１，１２…と長方形のセラミック層２…とを交
互に複数積層させて積層チップ素体を形成し、その積層
チップ素体の内部電極１１，１２…と電気的に導通する
外部電極３、４，５を積層チップ素体の相対面に設ける
ことにより構成されている。
すると、図示実施に形態に係る三次元搭載用積層セラミ
ックコンデンサは、図１で示すように所定パターンの内
部電極１１，１２…と長方形のセラミック層２…とを交
互に複数積層させて積層チップ素体を形成し、その積層
チップ素体の内部電極１１，１２…と電気的に導通する
外部電極３、４，５を積層チップ素体の相対面に設ける
ことにより構成されている。
【００１４】内部電極１…は、Ｎｉ等の導電性ペースト
をセラミックグリーンシートのシート面に塗布，焼付処
理することによりＮｉ若しくはＮｉ合金層等で形成し、
また、卑金属のＣｕ，貴金属のＰｄ若しくはＰｄ−Ａｇ
合金層等でも形成できる。セラミック層２…は、チタン
酸バリウム系，チタン系，ジルコン酸系等のセラミック
材料を主成分とするセラミックペーストをベースフィル
ムのフィルム面上に塗布してから焼成，燒結処理するこ
とにより形成する。
をセラミックグリーンシートのシート面に塗布，焼付処
理することによりＮｉ若しくはＮｉ合金層等で形成し、
また、卑金属のＣｕ，貴金属のＰｄ若しくはＰｄ−Ａｇ
合金層等でも形成できる。セラミック層２…は、チタン
酸バリウム系，チタン系，ジルコン酸系等のセラミック
材料を主成分とするセラミックペーストをベースフィル
ムのフィルム面上に塗布してから焼成，燒結処理するこ
とにより形成する。
【００１５】その内部電極１１，１２…は、図２で示す
ように第１の内部電極１１…としてセラミック層２の片
長辺２ａに沿う露出部から面内中央に亘って他長辺２ｂ
に至らない電極パターンのものと、第２の内部電極１２
…としてセラミック層２の面内に位置する主要部１ａか
ら第１の内部電極１１…の長辺２ｂに至らない方向に延
びる二つの引出し部１ｂ，１ｃを有する電極パターンの
ものとから形成されている。
ように第１の内部電極１１…としてセラミック層２の片
長辺２ａに沿う露出部から面内中央に亘って他長辺２ｂ
に至らない電極パターンのものと、第２の内部電極１２
…としてセラミック層２の面内に位置する主要部１ａか
ら第１の内部電極１１…の長辺２ｂに至らない方向に延
びる二つの引出し部１ｂ，１ｃを有する電極パターンの
ものとから形成されている。
【００１６】その内部電極１１，１２…と長方形のセラ
ミック層２…とを交互に複数積層させて積層チップ素体
を形成し、更には内部電極を設けないセラミック層２を
最外層の保護層として積層することにより積層チップ素
体を構成できる。
ミック層２…とを交互に複数積層させて積層チップ素体
を形成し、更には内部電極を設けないセラミック層２を
最外層の保護層として積層することにより積層チップ素
体を構成できる。
【００１７】その積層チップ素体を部品本体とし、セラ
ミック層２…の短辺２ｃ，２ｄに相当する側を部品全体
の高さ方向Ｈ、セラミック層の積層方向を幅方向とし、
第１の内部電極１１…とセラミック層２の片長辺２ａに
沿って露出する部分で電気的に導通する外部電極３と、
第２の内部電極１２…とセラミック層２の面内に位置す
る主要部２ａから第１の内部電極１１…がセラミック層
２…の長辺２ｂに至らない方向に延びる二つの引出し部
２ｂ，２ｃで電気的に導通する外部電極４，５とを積層
チップ素体の相対面に設ける。
ミック層２…の短辺２ｃ，２ｄに相当する側を部品全体
の高さ方向Ｈ、セラミック層の積層方向を幅方向とし、
第１の内部電極１１…とセラミック層２の片長辺２ａに
沿って露出する部分で電気的に導通する外部電極３と、
第２の内部電極１２…とセラミック層２の面内に位置す
る主要部２ａから第１の内部電極１１…がセラミック層
２…の長辺２ｂに至らない方向に延びる二つの引出し部
２ｂ，２ｃで電気的に導通する外部電極４，５とを積層
チップ素体の相対面に設ける。
【００１８】その外部電極３、４，５はＣｕペーストを
塗布，乾燥することにより下地層とし、Ｎｉ及びＳｎの
メッキ層を下地層に被着することにより形成できる。こ
の外部電極３，４，５のうち、第１の内部電極１１…と
電気的に導通する外部電極３は積層チップ素体の積層全
面に形成するとよい。その積層チップ素体の積層全面に
形成するのに代えて、多層基板のランド形状により外部
電極３の広さを設定するところから、外部電極３は積層
チップ素体の積層面における少なくとも５０％以上の面
積を保つことにより形成できる。
塗布，乾燥することにより下地層とし、Ｎｉ及びＳｎの
メッキ層を下地層に被着することにより形成できる。こ
の外部電極３，４，５のうち、第１の内部電極１１…と
電気的に導通する外部電極３は積層チップ素体の積層全
面に形成するとよい。その積層チップ素体の積層全面に
形成するのに代えて、多層基板のランド形状により外部
電極３の広さを設定するところから、外部電極３は積層
チップ素体の積層面における少なくとも５０％以上の面
積を保つことにより形成できる。
【００１９】また、積層チップ素体の同一平面に設ける
外部電極４，５は、図３で示すように積層チップ素体を
形成するセラミック層２の短辺（２ｃ），２ｄの長さ，
即ち、部品全体の高さ方向Ｈに相当する間隔Ｇを隔て、
第２の内部電極１２…の各引出し部２ｂ，２ｃと電気的
に導通するよう形成するとよい。これにより、外部電極
３、４，５を回路基板の異なる回路パターンと各々直に
対面させて電気的に接合する三次元搭載用の三端子積層
セラミックコンデンサとして構成されている。
外部電極４，５は、図３で示すように積層チップ素体を
形成するセラミック層２の短辺（２ｃ），２ｄの長さ，
即ち、部品全体の高さ方向Ｈに相当する間隔Ｇを隔て、
第２の内部電極１２…の各引出し部２ｂ，２ｃと電気的
に導通するよう形成するとよい。これにより、外部電極
３、４，５を回路基板の異なる回路パターンと各々直に
対面させて電気的に接合する三次元搭載用の三端子積層
セラミックコンデンサとして構成されている。
【００２０】その具体例としては、部品全体の寸法を高
さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ
１．６±０．１ｍｍの大きさに構成できる。セラミック
層一層分としては厚み４μｍで、形状的には短辺０．５
±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成
できる。外部電極３と外部電極４，５との間隔並びに外
部電極４，５の間隔は、セラミック層の短辺に相当する
長さに設定できる。
さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ
１．６±０．１ｍｍの大きさに構成できる。セラミック
層一層分としては厚み４μｍで、形状的には短辺０．５
±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成
できる。外部電極３と外部電極４，５との間隔並びに外
部電極４，５の間隔は、セラミック層の短辺に相当する
長さに設定できる。
【００２１】このように構成する三端子の積層セラミッ
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路において相対する回路基板６，７の間に挟
み込むよう組付け搭載できる。その三次元搭載は、外部
電極３、４，５を回路基板５，６の異なる回路パターン
８，９ａ，９ｂと各々直に対面させて+極／―極（ＧＮ
Ｄ）として電気的に接合することにより行える。この三
次元搭載では、部品全体の高さ方向Ｈを低く抑えられし
かも回路基板６，７の相対間隔を狭く保てることによ
り、ランド部の引回しが長くなることによるインダクタ
ンス成分の影響を少なくできる。
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路において相対する回路基板６，７の間に挟
み込むよう組付け搭載できる。その三次元搭載は、外部
電極３、４，５を回路基板５，６の異なる回路パターン
８，９ａ，９ｂと各々直に対面させて+極／―極（ＧＮ
Ｄ）として電気的に接合することにより行える。この三
次元搭載では、部品全体の高さ方向Ｈを低く抑えられし
かも回路基板６，７の相対間隔を狭く保てることによ
り、ランド部の引回しが長くなることによるインダクタ
ンス成分の影響を少なくできる。
【００２２】その回路パターンのインダクタンスを低減
させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜
７ｍΩと低い積層セラミックコンデンサＣを回路基板５
に埋め込むことによりランド部のインダクタンス成分を
無視できる。これにより、従来例に係る静電容量値が
０．２２μＦの積層セラミックコンデンサと、本発明に
係る積層セラミックコンデンサ（従来例と同じ静電容量
値）とのＥＳＬ及びＥＳＲを比較すると、従来に係る積
層セラミックコンデンサを１００％とすると、本発明に
係る積層セラミックコンデンサは２〜３％と低くでき
た。
させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜
７ｍΩと低い積層セラミックコンデンサＣを回路基板５
に埋め込むことによりランド部のインダクタンス成分を
無視できる。これにより、従来例に係る静電容量値が
０．２２μＦの積層セラミックコンデンサと、本発明に
係る積層セラミックコンデンサ（従来例と同じ静電容量
値）とのＥＳＬ及びＥＳＲを比較すると、従来に係る積
層セラミックコンデンサを１００％とすると、本発明に
係る積層セラミックコンデンサは２〜３％と低くでき
た。
【００２３】それは、本発明に係る積層セラミックコン
デンサでは外部電極３、４，５の間隔が短く、部品全体
の高さ方向を低く抑えられ、また、外部電極３が幅広で
表面実装し易いため、多層基板に搭載しても、ランド部
の引回しによるトータルインダクタンスを少なくできて
多層基板に形成するランドも簡素化できることによる。
デンサでは外部電極３、４，５の間隔が短く、部品全体
の高さ方向を低く抑えられ、また、外部電極３が幅広で
表面実装し易いため、多層基板に搭載しても、ランド部
の引回しによるトータルインダクタンスを少なくできて
多層基板に形成するランドも簡素化できることによる。
【００２４】
【発明の効果】以上の如く、本発明の請求項１に係る三
次元搭載用積層セラミックコンデンサに依れば、セラミ
ック層を介し、セラミック層の片長辺に沿う露出部から
面内中央に亘って他長辺に至らない幅の第１の内部電極
と、セラミック層の面内に位置する主要部から第１の内
部電極がセラミック層の長辺に至らない方向に延びる二
つの引出し部を有する第２の内部電極とを交互に積層さ
せて積層チップ素体を形成し、その積層チップ素体を形
成するセラミック層の短辺側を高さ方向とし、且つ、第
１の内部電極とセラミック層の片長辺に沿う露出部で並
びに第２の内部電極と各引出し部で電気的に導通する外
部電極を積層チップ素体の相対面に設け、その各外部電
極を回路基板の異なる回路パターンと各々直に対面させ
て電気的に接合する三端子の三次元搭載用として構成す
ることにより、外部電極の間隔を短くしかも部品全体の
高さ方向を低く抑えられ、また、外部電極が幅広で表面
実装し易いため、多層基板に搭載しても、ランド部の引
回しによるトータルインダクタンスを少なくできて多層
基板に形成するランドも簡素化でき、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から部品全体の高さ方向を低く抑えて三次元の多層
プリント基板等に表面実装するのに好適なものとして構
成することができる。
次元搭載用積層セラミックコンデンサに依れば、セラミ
ック層を介し、セラミック層の片長辺に沿う露出部から
面内中央に亘って他長辺に至らない幅の第１の内部電極
と、セラミック層の面内に位置する主要部から第１の内
部電極がセラミック層の長辺に至らない方向に延びる二
つの引出し部を有する第２の内部電極とを交互に積層さ
せて積層チップ素体を形成し、その積層チップ素体を形
成するセラミック層の短辺側を高さ方向とし、且つ、第
１の内部電極とセラミック層の片長辺に沿う露出部で並
びに第２の内部電極と各引出し部で電気的に導通する外
部電極を積層チップ素体の相対面に設け、その各外部電
極を回路基板の異なる回路パターンと各々直に対面させ
て電気的に接合する三端子の三次元搭載用として構成す
ることにより、外部電極の間隔を短くしかも部品全体の
高さ方向を低く抑えられ、また、外部電極が幅広で表面
実装し易いため、多層基板に搭載しても、ランド部の引
回しによるトータルインダクタンスを少なくできて多層
基板に形成するランドも簡素化でき、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から部品全体の高さ方向を低く抑えて三次元の多層
プリント基板等に表面実装するのに好適なものとして構
成することができる。
【００２５】本発明の請求項２に係る三次元搭載用三端
子積層セラミックコンデンサに依れば、積層チップ素体
を形成するセラミック層の短辺長さに相当する間隔を隔
て、第２の内部電極の各引出し部と電気的に導通する外
部電極を設けることにより三端子の三次元搭載用として
構成するため、セラミック素体の同一平面に設ける外部
電極の間隔も短くできることから、多層基板に搭載して
も、ランド部の引回しによるトータルインダクタンスを
より少なくできて多層基板に形成するランドも簡素化す
ることができる。
子積層セラミックコンデンサに依れば、積層チップ素体
を形成するセラミック層の短辺長さに相当する間隔を隔
て、第２の内部電極の各引出し部と電気的に導通する外
部電極を設けることにより三端子の三次元搭載用として
構成するため、セラミック素体の同一平面に設ける外部
電極の間隔も短くできることから、多層基板に搭載して
も、ランド部の引回しによるトータルインダクタンスを
より少なくできて多層基板に形成するランドも簡素化す
ることができる。
【図１】本発明に係る三次元搭載用三端子積層セラミッ
クコンデンサを内部構造の透視状態で示す斜視図であ
る。
クコンデンサを内部構造の透視状態で示す斜視図であ
る。
【図２】本発明に係る三次元搭載用三端子積層セラミッ
クコンデンサを構成する内部電極のパターン形状を示す
説明図である。
クコンデンサを構成する内部電極のパターン形状を示す
説明図である。
【図３】本発明に係る三次元搭載用三端子積層セラミッ
クコンデンサの外部電極を含む外観を示す斜視図であ
る。
クコンデンサの外部電極を含む外観を示す斜視図であ
る。
【図４】本発明に係る三次元搭載用三端子積層セラミッ
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
【図５】従来例に係る三端子積層セラミックコンデンサ
を構成する内部電極のパターン形状を示す説明図であ
る。
を構成する内部電極のパターン形状を示す説明図であ
る。
【図６】従来例に係る三次元搭載用三端子積層セラミッ
クコンデンサの実装構造を示す説明図である。
クコンデンサの実装構造を示す説明図である。
Ｃ 三次元搭載用三端子積層セラミック
コンデンサ １１… 第１の内部電極 １２… 第２の内部電極 １ａ 第２の内部電極の主要部 １ｂ，１ｃ 第２の内部電極の引出し部 ２… セラミック層 ２ａ，２ｂ セラミック層の長辺 ２ｃ，２ｄ セラミック層の短辺 ３、４，５ 外部電極 ６，７ 回路基板 ８、９ａ，９ｂ 回路パターン Ｈ 部品全体の高さ方向
コンデンサ １１… 第１の内部電極 １２… 第２の内部電極 １ａ 第２の内部電極の主要部 １ｂ，１ｃ 第２の内部電極の引出し部 ２… セラミック層 ２ａ，２ｂ セラミック層の長辺 ２ｃ，２ｄ セラミック層の短辺 ３、４，５ 外部電極 ６，７ 回路基板 ８、９ａ，９ｂ 回路パターン Ｈ 部品全体の高さ方向
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E001 AB03 AC02 AC04 AC09 AC10 AE02 AE03 AF00 AF06 AG00 AH01 AH08 AH09 AJ01 5E082 AA01 AB03 BC14 BC39 EE04 EE23 EE26 EE35 FG06 FG26 FG27 FG46 FG54 GG10 GG11 GG26 GG28 HH43 JJ03 JJ05 JJ12 JJ23 LL02 MM24
Claims (2)
- 【請求項１】 所定パターンの内部電極と長方形のセラ
ミック層とを交互に複数積層させて積層チップ素体を形
成し、その積層チップ素体の内部電極と電気的に導通す
る外部電極を積層チップ素体の所定面に設ける三次元搭
載用の三端子積層セラミックコンデンサにおいて、 セラミック層を介し、セラミック層の片長辺に沿う露出
部から面内中央に亘って他長辺に至らない幅の第１の内
部電極と、セラミック層の面内に位置する主要部から第
１の内部電極がセラミック層の長辺に至らない方向に延
びる二つの引出し部を有する第２の内部電極とを交互に
積層させて積層チップ素体を形成し、その積層チップ素
体を形成するセラミック層の短辺側を高さ方向とし、且
つ、第１の内部電極とセラミック層の片長辺に沿う露出
部で並びに第２の内部電極と各引出し部で電気的に導通
する外部電極を積層チップ素体の相対面に設け、その各
外部電極を回路基板の異なる回路パターンと各々直に対
面させて電気的に接合する三端子の三次元搭載用として
構成したことを特徴とする三次元搭載用三端子積層セラ
ミックコンデンサ。 - 【請求項２】 積層チップ素体を形成するセラミック層
の短辺長さに相当する間隔を隔て、第２の内部電極の各
引出し部と電気的に導通する外部電極を設けたことを特
徴とする請求項１に記載の三次元搭載用三端子積層セラ
ミックコンデンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33645999A JP3531861B2 (ja) | 1999-11-26 | 1999-11-26 | 三端子型積層セラミックコンデンサの三次元搭載構造 |
| US09/611,310 US6292351B1 (en) | 1999-11-17 | 2000-07-06 | Multilayer ceramic capacitor for three-dimensional mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33645999A JP3531861B2 (ja) | 1999-11-26 | 1999-11-26 | 三端子型積層セラミックコンデンサの三次元搭載構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001155952A true JP2001155952A (ja) | 2001-06-08 |
| JP3531861B2 JP3531861B2 (ja) | 2004-05-31 |
Family
ID=18299364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33645999A Expired - Fee Related JP3531861B2 (ja) | 1999-11-17 | 1999-11-26 | 三端子型積層セラミックコンデンサの三次元搭載構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531861B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580601B2 (en) | 2001-10-30 | 2003-06-17 | Matsushita Electric Industrial Co., Ltd. | Solid electrolyte capacitor and method for manufacturing the same |
| US6661644B2 (en) | 2001-10-05 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Capacitor |
| US7672112B2 (en) | 2008-02-13 | 2010-03-02 | Murata Manufacturing Co., Ltd. | Component-embedded substrate and component package using component-embedded substrate |
| US7920370B2 (en) * | 2007-02-05 | 2011-04-05 | Samsung Electro-Mechanics Co., Ltd. | Multilayer chip capacitor |
| JP2014220377A (ja) * | 2013-05-08 | 2014-11-20 | Tdk株式会社 | 積層貫通コンデンサ |
| JP2016219741A (ja) * | 2015-05-26 | 2016-12-22 | 京セラ株式会社 | 積層型コンデンサおよびその実装構造体 |
-
1999
- 1999-11-26 JP JP33645999A patent/JP3531861B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661644B2 (en) | 2001-10-05 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Capacitor |
| US6580601B2 (en) | 2001-10-30 | 2003-06-17 | Matsushita Electric Industrial Co., Ltd. | Solid electrolyte capacitor and method for manufacturing the same |
| US7920370B2 (en) * | 2007-02-05 | 2011-04-05 | Samsung Electro-Mechanics Co., Ltd. | Multilayer chip capacitor |
| US7990677B2 (en) | 2007-02-05 | 2011-08-02 | Samsung Electro-Mechanics Co., Ltd. | Multilayer chip capacitor |
| US7672112B2 (en) | 2008-02-13 | 2010-03-02 | Murata Manufacturing Co., Ltd. | Component-embedded substrate and component package using component-embedded substrate |
| JP2014220377A (ja) * | 2013-05-08 | 2014-11-20 | Tdk株式会社 | 積層貫通コンデンサ |
| JP2016219741A (ja) * | 2015-05-26 | 2016-12-22 | 京セラ株式会社 | 積層型コンデンサおよびその実装構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3531861B2 (ja) | 2004-05-31 |
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