JP6691067B2 - 半導体メモリおよびその駆動方法 - Google Patents

Description

本発明は、半導体メモリおよびその駆動方法に関する。

現代のコンピュータは、演算処理を実行する演算装置(ＣＰＵなど)と、データを記憶する記憶装置(メモリ)とで、データをやりとりすることで所望の情報処理を行っている。このため、記憶装置は、コンピュータに必須な装置であり、磁気テープ、ハードディスクドライブ、ＳＤメモリカード、半導体記憶回路など、それぞれの特徴を生かした用途に応じて使い分けられている。記憶装置の中でも、ＤＲＡＭ（Dynamic Random Access Memory）は、動作が高速で、保持するデータの大容量化も比較的容易という特徴から、主記憶装置として用いられている。主記憶装置は、外部から大量のデータを取り込んで記憶し、演算装置回路に組み込まれたキャッシュメモリにデータを転送する役割を担っており、コンピュータには必須のメモリとして利用されている。

ＤＲＡＭの１メモリセルは、図１０に示すように、１つのトランジスタ７０１と１つのキャパシタ７０２で構成されている。トランジスタ７０１のゲートにワード線７０３が接続されており、ワード線７０３によってトランジスタ７０１をオンオフする。また、ビット線７０４からキャパシタ７０２に電荷を蓄積または保持する。図１１Ａに示すように、ワード線７０３によってトランジスタ７０１をオン状態とし、キャパシタ７０２に電荷を蓄積する。次に、図１１Ｂに示すように、ワード線７０３によってトランジスタ７０１をオフ状態とし、キャパシタ７０２に電荷を保持する。キャパシタ７０２中の電荷の有無をデジタルデータの１および０として扱う。

ＤＲＡＭは、トランジスタ７０１とキャパシタ７０２の微細化によりメモリセルの占有領域を小さくすることで、面積あたりの記憶容量を増やしてきた。しかし、キャパシタ７０２に保持される電荷は、時間とともに減少する。このため、ＤＲＡＭでは、データをエラーなく保存するために、キャパシタ７０２の容量を数十フェムト・ファラッド程度に維持している。

このように容量を維持してキャパシタ７０２の占有領域を縮小するために、キャパシタ７０２を高誘電率材料から構成し、またキャパシタ７０２を立体構造とする技術が導入されているが、ＤＲＡＭ製造の複雑さやコストが上昇している。また、近年はＣＰＵとＤＲＡＭを集積し、２つの間の通信時間を短縮することにより高速計算を目指す試みもされているが、この構成においてはキャパシタ７０２の複雑な構造が製造時のネックとなっている。

さらにＤＲＡＭでは、データの保持時間が数十〜数百ミリ秒となるメモリセルがあるため、データがなくなる前にデータの読み出し書き込みを行うリフレッシュ・プロセスが必要である。ＤＲＡＭの大容量化に伴い、リフレッシュ・プロセスによる消費電力が大きくなっている問題もある。

このような状況を打破するため、現在、新しい原理のメモリの研究開発も活発である（非特許文献１、非特許文献２、非特許文献３参照）。しかしながら、これらの技術では、新たな材料の利用をベースとしていることが多く、量産の観点から高い壁がある。

後藤弘茂のＷｅｅｋｌｙ海外ニュース、「ＤＲＡＭスケーリングの課題と打開策」、２０１４年１２月４日、http://pc.watch.impress.co.jp/docs/column/kaigai/678795.html 後藤弘茂のＷｅｅｋｌｙ海外ニュース、「ＤＲＡＭとＮＡＮＤフラッシュが終わり、新不揮発性メモリの時代が来る」、２０１２年８月２９日、http://pc.watch.impress.co.jp/docs/column/kaigai/555871.html 三宅 秀治、「先端ＤＲＡＭとポストＤＲＡＭ」、応用物理、第７５巻、第９号、２００６年。

以上のように、ＤＲＡＭはデータを保持するキャパシタの縮小化が難しいことから、素子作製が複雑となるだけでなく、今後の大容量化や他の回路との集積化が難しくなっている。また、リフレッシュ・プロセスによる消費電力の増大も問題となっている。このように、従来のＤＲＡＭは、メモリセルをより小さくしようとすると、製造が難しくなり、また、データの保持時間が短くなるという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、製造を難しくすることなくメモリセルをより小さくするとともにデータの保持時間がより長くできるようにすることを目的とする。

本発明に係る半導体メモリは、半導体が縮退しない範囲の不純物濃度とされた半導体層と、半導体層の一方の面に形成された第１電極と、半導体層の一方の面の第１電極の第１の側に形成された第１導電型の第１領域と、半導体層の一方の面の第１電極の第１の側と反対の第２の側に形成された第１導電型の第２領域と、半導体層の他方の面に形成された第２電極と、半導体層の他方の面の第２電極の第１の側に形成された第２導電型の第３領域と、半導体層の他方の面の第２電極の第２の側に形成された第３電極とを備え、第１電極と第２電極および第３電極とは、半導体層を挟んで対面して配置され、第１電極、第１領域、第２領域、および第１領域と第２領域とに挾まれた半導体層により第１電極をゲート電極とした第１トランジスタが構成され、第２電極、第３領域、半導体層により、第２電極をゲート電極とした第２トランジスタが構成され、第１電極と、第２電極と、第１電極および第２電極にはさまれた半導体層とにより第１キャパシタが構成され、第２電極と、第３電極と、第２電極および第３電極の間の半導体層とにより第２キャパシタが構成され、半導体層は、半導体基板の表面に設けられたリッジパターンである。

上記半導体メモリにおいて、第１電極は、第１絶縁層を介して半導体層の一方の面に形成され、第２電極および第３電極は、第２絶縁層を介して半導体層の他方の面に形成されている。

上記半導体メモリにおいて、第１電極と第２電極および第３電極との間の半導体層に電界を印加する第４電極を更に備えるようにしてもよい。

上記半導体メモリにおいて、第１電極と第２電極とは、互いに電気的に接続されている構成としてもよい。この場合、この半導体メモリの駆動方法は、第１電極を用いて第１トランジスタをオフ状態とし、かつ第２トランジスタをオン状態とする書き込みステップと、書き込みステップの後で、第１電極を用いて第１トランジスタをオン状態とし、かつ第２トランジスタをオフ状態とする蓄積ステップと、書き込みステップの後で、第１電極の電圧を一定として第１トランジスタの電流をモニタする読み出しステップとを備える。

以上説明したように、本発明によれば、第２トランジスタに接続して情報が蓄積される第２キャパシタを半導体が縮退しない範囲の不純物濃度とされた半導体層に配置し、第２キャパシタの状態を、第１キャパシタを介した第１トランジスタで読み出すようにしたので、製造を難しくすることなくメモリセルをより小さくするとともにデータの保持時間がより長くできるという優れた効果が得られる。

図１Ａは、本発明の実施の形態１における半導体メモリの構成を示す平面図である。 図１Ｂは、本発明の実施の形態１における半導体メモリの構成を示す断面図である。 図１Ｃは、本発明の実施の形態１における半導体メモリの構成を示す断面図である。 図１Ｄは、本発明の実施の形態１における半導体メモリの構成を示す断面図である。 図１Ｅは、本発明の実施の形態１における半導体メモリの構成を示す断面図である。 図２は、実施の形態１における半導体メモリの等価回路を示す回路図である。 図３は、実施の形態１における半導体メモリの動作特性を示す特性図である。 図４Ａは、本発明の実施の形態１における半導体メモリの他の構成を示す平面図である。 図４Ｂは、本発明の実施の形態１における半導体メモリの他の構成を示す断面図である。 図４Ｃは、本発明の実施の形態１における半導体メモリの他の構成を示す断面図である。 図５Ａは、本発明の実施の形態１における半導体メモリの他の構成を示す平面図である。 図５Ｂは、本発明の実施の形態１における半導体メモリの他の構成を示す断面図である。 図５Ｃは、本発明の実施の形態１における半導体メモリの他の構成を示す断面図である。 図６Ａは、本発明の実施の形態２における半導体メモリの構成を示す平面図である。 図６Ｂは、本発明の実施の形態２における半導体メモリの構成を示す断面図である。 図６Ｃは、本発明の実施の形態２における半導体メモリの構成を示す断面図である。 図７Ａは、本発明の実施の形態３における半導体メモリの構成を示す平面図である。 図７Ｂは、本発明の実施の形態３における半導体メモリの構成を示す断面図である。 図７Ｃは、本発明の実施の形態３における半導体メモリの構成を示す断面図である。 図８は、実施の形態３における半導体メモリの等価回路を示す回路図である。 図９は、実施の形態３における半導体メモリの動作特性を示す特性図である。 図１０は、ＤＲＡＭのメモリセルの構成を等価回路で示す回路図である。 図１１Ａは、ＤＲＡＭのメモリセルの構成を等価回路で示す回路図である。 図１１Ｂは、ＤＲＡＭのメモリセルの構成を等価回路で示す回路図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１に係る半導体メモリの構成について図１Ａ〜図１Ｅを用いて説明する。図１Ａは、平面図である。図１Ｂは、図１Ａのａａ’線の断面を示す断面図である。図１Ｃは、図１Ａのｂｂ’線の断面を示す断面図である。図１Ｄは、図１Ａのｃｃ’線の断面を示す断面図である。図１Ｅは、図１Ａのｄｄ’線の断面を示す断面図である。

この半導体メモリは、半導体層１０１と、半導体層１０１の一方の面に形成された第１電極１０２，第１領域１０３，第２領域１０４と、半導体層１０１の他方の面に形成された第２電極１０５，第３領域１０６，第３電極１０７とを備える。

半導体層１０１は、半導体が縮退しない範囲の不純物濃度とされている。第１領域１０３，第２領域１０４は、第１導電型（例えばｎ型）の領域である。また、第１領域１０３は、第１電極１０２の第１の側１５１に形成され、第２領域１０４は、第１の側１５１と反対の第２の側１５２に形成されている。

第３領域１０６は、第２導電型（例えばｐ型）の領域である。また、第３領域１０６は、第２電極１０５の第１の側１５１に形成されている。第３電極１０７は、第２電極１０５の第２の側１５２に形成されている。

また、第１電極１０２と第２電極１０５および第３電極１０７とは、半導体層１０１を挟んで対面して配置されている。

なお、第１電極１０２は、第１絶縁層１０８を介して半導体層１０１の一方の面に形成されている。また、第２電極１０５および第３電極１０７は、第２絶縁層１０９を介して半導体層１０１の他方の面に形成されている。

ここで、第１電極１０２、第１領域１０３、第２領域１０４、および第１領域１０３と第２領域１０４とに挾まれた半導体層１０１により、第１電極１０２をゲート電極とした第１トランジスタ１２１が構成されている（図２参照）。また、第２電極１０５、第３領域１０６、半導体層１０１により、第２電極１０５をゲート電極とした第２トランジスタ１２２が構成されている（図２参照）。

また、第１電極１０２と、第２電極１０５と、第１電極１０２および第２電極１０５にはさまれた半導体層１０１とにより第１キャパシタ１２３が構成されている（図２参照）。また、第２電極１０５と、第３電極１０７と、第２電極１０５および第３電極１０７の間の半導体層１０１とにより第２キャパシタ１２４が構成されている（図２参照）。

実施の形態１における半導体メモリは、データを保持するキャリアを正孔とし、これを検出するトランジスタ電流のキャリアを電子として説明する。なお、ｎ型とｐ型とを入れ替え、印加する電圧の極性を変えることで、データを保持するキャリアを電子とし、これを検出するトランジスタ電流のキャリアを正孔としてもよい。

半導体層１０１は、例えば、シリコンから構成されて１０¹⁶／ｃｍ²以下の不純物濃度とされている。第１領域１０３，第２領域１０４，第３領域１０６は、例えば、半導体層１０１に対応する導電型が発現する不純物を導入することで形成され、例えば、縮退していることが望ましい。第１領域１０３，第２領域１０４，第３領域１０６は、例えば、不純物濃度が、１０¹⁹／ｃｍ²以上とされていればよい。なお、第１電極１０２と第２電極１０５および第３電極１０７とで挾む半導体層１０１の幅は、第１トランジスタ１２１のチャネルに流れるキャリアと、第２キャパシタ１２４に蓄積される正孔とが空間的に隔たった場所に存在できる幅以上とされている。

また、第１電極１０２、第２電極１０５、第３電極１０７は、例えば、低抵抗シリコンや金属などの導電性材料から構成されていればよい。

また、第１絶縁層１０８、第２絶縁層１０９は、酸化シリコン、窒化シリコンや、他の高誘電率材料から構成されていればよい。あるいは、これら材料の層を積層した構成としてもよい。図２Ｂおよび図２Ｃの紙面左右方向の第１絶縁層１０８、第２絶縁層１０９の層厚は、例えば酸化シリコンから構成する場合、１０ｎｍ程度有ればよい。第１絶縁層１０８は、第１電極１０２と半導体層１０１との間に電流が流れない範囲で薄くすればよい。同様に、第２絶縁層１０９は、第２電極１０５または第３電極１０７と半導体層１０１との間に電流が流れない範囲で薄くすればよい。

第１電極１０２と第２電極１０５および第３電極１０７との向かい合う面は、図１Ａの紙面の手前から奥の方向、言い換えると、図１Ｂ，図１Ｃの紙面上下方向において、より長い方が好ましい。この長さは、例えば、数十から数百ｎｍとすることが望ましい。

第１電極１０２と第２電極１０５および第３電極１０７との間において、第１領域１０３と第２領域１０４との間隔は、より短い方が望ましく、例えば、数十ｎｍを目安とすればよい。上記間隔は、第１トランジスタ１２１のゲート長となる。

第１電極１０２と第２電極１０５および第３電極１０７との間隔（半導体層１０１の厚さ）は、後述するように、電子と正孔が分離する程度の厚さでなるべく薄い方が良く、例えば数十から数百ｎｍ程度が望ましい。第２電極１０５と第３電極１０７との間隔（第２絶縁層１０９の層厚）は、電流が流れない程度に狭い方が望ましい。例えば、第２絶縁層１０９を酸化シリコンから構成する場合、上記間隔は、１０ｎｍが目安である。

上述した実施の形態１における半導体メモリは、当業者にとって明らかなように、現在用いられている半導体集積回路装置の製造方法により、既存の材料を用いて容易に製造可能である。

次に、実施の形態１における半導体メモリの駆動について図２の等価回路および図３を用いて説明する。

第１トランジスタ１２１では、第１領域１０３がドレインｄ１となり、第２領域１０４がソースｓ１となる。また、第１領域１０３と第２領域１０４とに挾まれた半導体層１０１が、第１トランジスタ１２１のチャネルとなる。第２トランジスタ１２２では、第３領域１０６がソースｓ２となる。

また、第２電極１０５と第１電極１０２とに挾まれた半導体層１０１に、第１キャパシタ１２３が形成される。また、第２電極１０５から第３電極１０７にかけての半導体層１０１には、第２キャパシタ１２４が形成される。

第２トランジスタ１２２と第２キャパシタ１２４は、従来のＤＲＡＭと同じ原理で動作する。第２電極１０５をゲート電極として第２トランジスタ１２２をオン、オフすることができる。第２トランジスタ１２２と第２キャパシタ１２４の間の記憶ノード１３１の電圧は、第２トランジスタ１２２をオンした時のソースｓ２電圧の値で保持され、これらでメモリとして動作する。このとき、記憶ノード１３１つまり第２電極１０５に面する半導体層１０１の表面付近には、正孔が蓄積されている。通常のＤＲＡＭでは、情報を蓄積させる記憶ノード部分に不純物を導入し抵抗を下げているが、この不純物により欠陥が生じてキャリア（情報）がリークすることから保持時間が短くなる。

一方、実施の形態１によれば、記憶ノード１３１が設けられる半導体層１０１には欠陥が生じるほど不純物を導入していない。言い換えると、実施の形態１では、欠陥が生じるほど不純物を導入していない半導体層１０１に、記憶ノード１３１（第２キャパシタ１２４）が配置される。この結果、実施の形態１によれば、上述したようなリークが発生しないことからデータの保持時間を長くすることが可能となる。

次に、第１電極１０２をゲート電極とする第１トランジスタ１２１は、動作時に、電子をキャリアとする電流が、ソースｓ１とドレインｄ１の間に流れる。この状態において、電子は、第１電極１０２に面した半導体層１０１の表面を流れる。この電子と、記憶ノード１３１（第２キャパシタ１２４）の正孔とは、半導体層１０１において空間的に隔たった場所に存在することになり、第１キャパシタ１２３が存在することになる。

上述したように構成される実施の形態１における半導体メモリでは、第１トランジスタ１２１は、第１キャパシタ１２３を介した記憶ノード１３１の電圧（第２キャパシタ１２４におけるキャリアの蓄積状態）によって電流特性が変化する。従って、記憶ノード１３１に保持したメモリ情報は、第１トランジスタ１２１の電流特性の変化で読みだすことができる。

例えば、図３に示すように、第１トランジスタ１２１の第１電極１０２の電圧依存性は、記憶ノード１３１の電圧によって変化する。第１電極１０２の電圧を一定として第１トランジスタ１２１の電流（第１トランジスタ電流）をモニタすると、記憶ノード１３１の電圧が高いと第１トランジスタ電流は大きく、記憶ノード１３１電圧が低いと第１トランジスタ電流は小さくなる。この、第１トランジスタ電流を比較することで、記憶ノード１３１に保持された電圧つまり情報を読み出すことができる。また、第１トランジスタ１２１で、第１トランジスタ電流を増幅できるので、実施の形態１によれば、第２キャパシタ１２４のサイズを小さくすることができる。

なお、ドレインｄ１となる第１領域１０３に印加する電圧は、ソースｓ１となる第２領域１０４よりも大きくすることが望ましい。また、ソースｓ２となる第３領域１０６に印加する２値の電圧は、各々第１領域１０３および第２領域１０４に印加する電圧とすれば、駆動電圧源の数の削減が可能となるが必須ではない。

第１電極１０２に印加する電圧は、第１トランジスタ１２１をオン、オフできる電圧であればよい。また、第２電極１０５に印加する電圧は、第２トランジスタ１２２をオン、オフできる電圧であればよい。第３電極１０７に印加する電圧は、第３電極１０７に面する半導体層１０１に、正孔を電気的に発生することができる電圧であればよい。これらの各電極に印加する電圧は、半導体層１０１のフェルミエネルギーやゲート材料の仕事関数で制御できる。

ところで、実施の形態１における半導体メモリは、図４Ａ，図４Ｂ，図４Ｃに示すように、例えばシリコンからなる半導体基板２０１の上に形成することができる。図４Ｂは、図４Ａのａａ’線の断面を示す断面図である。図４Ｃは、図４Ａのｃｃ’線の断面を示す断面図である。

半導体層１０１は、半導体基板２０１の表面にリッジパターンを形成することで構成できる。また、第１電極１０２は、第３絶縁層２０２を介して半導体基板２０１の上に形成し、半導体基板２０１から絶縁分離すればよい。同様に、第２電極１０５，第３電極１０７は、第４絶縁層２０３を介して半導体基板２０１の上に形成し、半導体基板２０１から絶縁分離すればよい。第３絶縁層２０２は、半導体層１０１の一方の面側の半導体基板２０１の上に形成されている。第４絶縁層２０３は、半導体層１０１の他方の面側の半導体基板２０１の上に形成されている。

第３絶縁層２０２，第４絶縁層２０３は、第１絶縁層１０８，第２絶縁層１０９よりも厚く（例えば３倍以上の厚さに）形成すれば、上述した絶縁分離が十分に機能する。このように、半導体基板２０１の上に各構成を形成することで、一般的なシリコン半導体装置の作製技術を利用して実施の形態１における半導体メモリを作製することができる。
また、実施の形態１における半導体メモリは、図５Ａ，図５Ｂ，図５Ｃに示すように構成してもよい。図５Ｂは、図５Ａのａａ’線の断面を示す断面図である。図５Ｃは、図５Ａのｃｃ’線の断面を示す断面図である。

図４Ａ，図４Ｂ，図４Ｃを用いて説明した例では、半導体基板２０１の側を下側とすると、半導体層１０１の一方の側面に第１絶縁層１０８が形成され、他方の側面に第２絶縁層１０９が形成されている。これに対し、図５Ａ，図５Ｂ，図５Ｃに示すように、まず、半導体層１０１の一方の側面から半導体層１０１の上面の一部にまで延在して第１絶縁層３０８を形成する。一方、半導体層１０１の他方の側面から半導体層１０１の上面の一部にまで延在して第２絶縁層３０９を形成する。

また、第１絶縁層３０８に合わせ、半導体層１０１の一方の側面から半導体層１０１の上面の一部にまで延在して第１電極３０２を形成する。一方、半導体層１０１の他方の側面から半導体層１０１の上面の一部にまで延在して第２電極３０５，第３電極３０７を形成する。

この構成においても、図４Ａ，図４Ｂ，図４Ｃを用いて説明した半導体メモリと同様に動作させることができる。また、図５Ａ，図５Ｂ，図５Ｃに示す構成によれば、各電極の形成精度を緩くすることができる。半導体基板２０１を用いる場合、半導体基板２０１の上面側からの加工により各構成を形成することになる。この場合、図４Ａの紙面左右方向の第１電極１０２，第２電極１０５，第３電極１０７の寸法は小さいものとなり、図４Ａの紙面左右方向に高い位置精度が必要となる。これに対し、前述したように、半導体層１０１の上面に延在してもよい構成とすることで、上述した位置精度を緩くすることが可能となる。

［実施の形態２］
次に、本発明の実施の形態２に係る半導体メモリの構成について図６Ａ〜図６Ｃを用いて説明する。図６Ａは、平面図である。図６Ｂは、図６Ａのａａ’線の断面を示す断面図である。図６Ｃは、図６Ａのｃｃ’線の断面を示す断面図である。

この半導体メモリは、半導体層１０１と、半導体層１０１の一方の面に形成された第１電極１０２，第１領域１０３，第２領域１０４と、半導体層１０１の他方の面に形成された第２電極１０５，第３領域１０６，第３電極１０７と、第１絶縁層１０８と、第２絶縁層１０９とを備える。

上記構成は、前述した実施の形態１と同様である。実施の形態２では、第１電極１０２と第２電極１０５および第３電極１０７との間の半導体層１０１に、電界を印加する第４電極２０４を更に備える。

実施の形態２では、第４電極２０４は、第５絶縁層２０５を介して形成されている。例えば、よく知られたＳＯＩ（Silicon on Insulator）基板を用いて実施の形態２の半導体メモリが形成できる。例えば、ＳＯＩ基板のシリコン基板を第４電極２０４とする。シリコン基板に不純物を導入して導電性を持たせることで、第４電極２０４とすることができる。ＳＯＩ基板の埋め込み絶縁層を第５絶縁層２０５とする。ＳＯＩ基板の表面シリコン層を加工して、半導体層１０１、第１領域１０３、第２領域１０４、第３領域１０６を形成する。また、第１絶縁層１０８、第２絶縁層１０９を形成し、第１電極１０２、第２電極１０５、第３電極１０７を形成する。上記構成では、第４電極２０４の上に、第５絶縁層２０５を介して実施の形態１の半導体メモリが形成されている状態である。

実施の形態２によれば、第４電極２０４によって半導体層１０１の電圧を制御することができる。第１電極１０２、第２電極１０５、第３電極１０７による半導体層１０１に流れる電流の制御性が向上する。例えば、第４電極２０４に正の電圧を印加することで、前述した読み出し時の第１電極１０２に印加する電圧を下げることができるので、高速動作が可能となる。

なお、第４電極２０４は、シリコンに限らず、他の半導体や金属などの導電性材料から構成してもよい。また、第５絶縁層２０５は、酸化シリコンに限らず、他の高誘電体から構成してもよい。第５絶縁層２０５は、第１絶縁層１０８，第２絶縁層１０９よりも厚く（例えば３倍以上の厚さに）形成すればよい。

［実施の形態３］
次に、本発明の実施の形態３に係る半導体メモリの構成について図７Ａ〜図７Ｃを用いて説明する。図７Ａは、平面図である。図７Ｂは、図７Ａのａａ’線の断面を示す断面図である。図７Ｃは、図７Ａのｃｃ’線の断面を示す断面図である。

この半導体メモリは、半導体層１０１と、半導体層１０１の一方の面に形成された第１電極４０２，第１領域１０３，第２領域１０４と、半導体層１０１の他方の面に形成された第２電極４０５，第３領域１０６，第３電極１０７と、第１絶縁層１０８と、第２絶縁層１０９とを備える。

上述した構成は、第１電極４０２および第２電極４０５以外は、前述した実施の形態１と同様である。実施の形態３では、第１電極４０２と第２電極４０５とが、互いに電気的に接続されている。例えば、半導体層１０１の上面に第６絶縁層１１０を形成し、第６絶縁層１１０の上で、第１電極４０２および第２電極４０５を延在させ、これらを接続すればよい。この状態を、図７Ｂに示している。

第６絶縁層１１０を第１絶縁層１０８より厚くすることで（例えば３倍以上）、第１電極４０２をゲート電極とする第１トランジスタのチャネルが、第１絶縁層１０８と面した半導体層１０１に形成されるようになる。

第１電極４０２と第２電極４０５とを電気的に説属する構成とすることで、素子作製および駆動方法の簡素化を図ることができる。実施の形態３における半導体メモリの動作について、図８の等価回路および図９の電流特性図を用いて説明する。

図８に示すように、実施の形態１の半導体メモリの等価回路は、前述した実施の形態１とほぼ同様である。実施の形態３では、等価回路において、第１電極４０２と第２電極４０５とが、配線１３２で接続された構成となる。

実施の形態３では、図９に例示するように、第１電極４０２を用いてｎ型の第１トランジスタ１２１をオフにすると、ｐ型の第２トランジスタ１２２はオン状態になる。この状態では、第２電極４０５に面する半導体層１０１をキャリア（例えば電子）が流れる。このため、実施の形態３では、第１トランジスタ１２１をオフにすることで、記憶ノード１３１（第２キャパシタ１２４）に情報を書き込むことができる（書き込みステップ）。

次に、第１電極４０２を用いてｎ型の第１トランジスタ１２１をオンにすると、ｐ型の第２トランジスタ１２２はオフ状態になる。この状態では、第２電極４０５に面する半導体層１０１におけるキャリアの流れが停止し、第２キャパシタ１２４にキャリアが蓄積される（蓄積ステップ）。これにより、記憶ノード１３１に情報を蓄積できる。第１電極４０２のゲート電圧を用いて第１トランジスタ１２１をオンにした際は、第２トランジスタ１２２がオフとなるので、記憶ノード１３１における情報の蓄積は継続される。また、この情報は、前述したように、第１トランジスタ１２１の電流で読み出すことができる（読み出しステップ）。また、前述したように、第１トランジスタ１２１により、第１トランジスタ１２１の電流を増幅して読み出すことができる。

以上に説明したように、本発明によれば、第２トランジスタに接続する第２キャパシタの信号（キャリアの蓄積状態）を、第１トランジスタで増幅できるので、データを蓄積する第２キャパシタを小さくすることができ、メモリセルをより小さくすることができる。また、本発明によれば、第２キャパシタが、半導体が縮退しない範囲の不純物濃度とされた半導体層に配置されるので、第２キャパシタにおけるキャリア（情報）のリークが抑制でき、データの保持時間がより長くできる。データの保持時間がより短くできるので、ＤＲＡＭで必要とされていたリフレッシュ・プロセスの頻度を下げることが可能となり、低消費電力化が実現できる。また、本発明の半導体メモリは、容易に製造可能である。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、実施の形態２における第４電極を、実施の形態３に組み合わせるようにしてもよいことは、言うまでもない。また、ゲート電極となる各電極は、半導体層にショットキー接合する構成としてもよい。

１０１…半導体層、１０２…第１電極、１０３…第１領域、１０４…第２領域、１０５…第２電極、１０６…第３領域、１０７…第３電極、１０８…第１絶縁層、１０９…第２絶縁層、１５１…第１の側、１５２…第２の側。

Claims (5)

1. 半導体が縮退しない範囲の不純物濃度とされた半導体層と、
   前記半導体層の一方の面に形成された第１電極と、
   前記半導体層の前記一方の面の前記第１電極の第１の側に形成された第１導電型の第１領域と、
   前記半導体層の前記一方の面の前記第１電極の前記第１の側と反対の第２の側に形成された第１導電型の第２領域と、
   前記半導体層の他方の面に形成された第２電極と、
   前記半導体層の他方の面の前記第２電極の前記第１の側に形成された第２導電型の第３領域と、
   前記半導体層の他方の面の前記第２電極の前記第２の側に形成された第３電極と
   を備え、
   前記第１電極と前記第２電極および前記第３電極とは、前記半導体層を挟んで対面して配置され、
   前記第１電極、前記第１領域、前記第２領域、および前記第１領域と前記第２領域とに挾まれた前記半導体層により前記第１電極をゲート電極とした第１トランジスタが構成され、
   前記第２電極、前記第３領域、前記半導体層により、前記第２電極をゲート電極とした第２トランジスタが構成され、
   前記第１電極と、前記第２電極と、前記第１電極および前記第２電極にはさまれた前記半導体層とにより第１キャパシタが構成され、
   前記第２電極と、前記第３電極と、前記第２電極および前記第３電極の間の前記半導体層とにより第２キャパシタが構成され、
   前記半導体層は、半導体基板の表面に設けられたリッジパターンである
   ことを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記第１電極は、第１絶縁層を介して前記半導体層の前記一方の面に形成され、
   前記第２電極および前記第３電極は、第２絶縁層を介して前記半導体層の他方の面に形成されている
   ことを特徴とする半導体メモリ。
3. 請求項１または２記載の半導体メモリにおいて、
   前記第１電極と前記第２電極および前記第３電極との間の前記半導体層に電界を印加する第４電極を更に備えることを特徴とする半導体メモリ。
4. 請求項１〜３のいずれか１項に記載の半導体メモリにおいて、
   前記第１電極と前記第２電極とは、互いに電気的に接続されていることを特徴とする半導体メモリ。
5. 請求項４記載の半導体メモリの駆動方法であって、
   前記第１電極を用いて前記第１トランジスタをオフ状態とし、かつ前記第２トランジスタをオン状態とする書き込みステップと、
   前記書き込みステップの後で、前記第１電極を用いて前記第１トランジスタをオン状態とし、かつ前記第２トランジスタをオフ状態とする蓄積ステップと、
   前記書き込みステップの後で、前記第１電極の電圧を一定として前記第１トランジスタの電流をモニタする読み出しステップと
   を備えることを特徴とする半導体メモリの駆動方法。