KR101185102B1 - 가변저항소자를 이용한 반도체 소자 - Google Patents

가변저항소자를 이용한 반도체 소자 Download PDF

Info

Publication number
KR101185102B1
KR101185102B1 KR1020100108304A KR20100108304A KR101185102B1 KR 101185102 B1 KR101185102 B1 KR 101185102B1 KR 1020100108304 A KR1020100108304 A KR 1020100108304A KR 20100108304 A KR20100108304 A KR 20100108304A KR 101185102 B1 KR101185102 B1 KR 101185102B1
Authority
KR
South Korea
Prior art keywords
electrode
film
variable resistance
semiconductor device
resistance element
Prior art date
Application number
KR1020100108304A
Other languages
English (en)
Other versions
KR20120046576A (ko
Inventor
손동희
이유진
이승환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100108304A priority Critical patent/KR101185102B1/ko
Publication of KR20120046576A publication Critical patent/KR20120046576A/ko
Application granted granted Critical
Publication of KR101185102B1 publication Critical patent/KR101185102B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Abstract

본 발명은 새로운 형태의 반도체 소자를 개시하며, 이를 위해 반도체 소자는 기판의 활성영역 상에 형성된 게이트전극, 상기 활성영역의 양측에 형성된 제1 접합영역과 제2 접합영역 및 상기 활성영역과 접촉하고, 전류의 방향에 따라 저항이 가변되는 가변저항소자를 포함한다.

Description

가변저항소자를 이용한 반도체 소자{SEMICONDUCTOR DEVICE USING VARIABLE RESISTANCE DEVICE}
본 발명은 가변저항소자를 이용한 반도체 소자에 관한 것이다.
정보통신 사회화가 가속되면서 문자, 음성 및 영상의 복합적 이용과 쌍방향 소통이 가능한 기기가 요구되고 있다. 이러한 요구를 충족하기 위해서는 기기 성능의 향상이 필요하며, 기기의 핵심부품인 반도체 소자의 고속동작, 고집적 및 절전능력의 향상이 필수적이다.
반도체 소자 중 DRAM은 1개의 트랜지스터와 1개의 캐패시터로 이루어진 메모리 셀을 포함한다. 트랜지스터를 통해 자유롭게 캐패시터를 선택할 수 있기 때문에, DRAM은 동작 속도가 매우 우수하다. 그러나, DRAM도 집적도를 높이는 과정에서 여러 가지 문제점이 발생하고 있는데, 그 중 가장 큰 문제점은 트랜지스터의 GIDL(Gate Induced Drain Leakage)과 캐패시터의 크기이다. GIDL은 트랜지스터의 드레인(drain)과 기판(substrate)간에 발생한 누설전류(leakage current)를 의미하는데, 얇은 게이트절연막을 사용하는 것이 주요 원인이다. 게이트절연막의 두께를 증가시키는 방안이 있겠으나, DRAM의 집적도가 나빠질 수 있기 때문에 명확한 해결책이 아니다. 또한, 캐패시터의 크기는 정전용량을 확보하기 위해 캐패시터를 크게 형성할 수밖에 없으며, 이에 따라 DRAM의 집적도가 나빠지는 것을 의미한다.
따라서, 위와 같이 집적도가 증가함에 따라 필연적으로 발생하는 DRAM의 문제점에 대해 효율적으로 대처할 수 있는 방안, 나아가 새로운 반도체 소자의 개발이 현재 반도체 메모리 시장에서 주요 쟁점으로 대두되고 있다.
본 발명은 집적도 증가에 따라 발생하는 반도체 소자의 문제점을 이용하여, 새로운 형태의 반도체 소자를 개시한다.
본 발명은 기판의 활성영역 상에 형성된 게이트전극, 상기 활성영역의 양측에 형성된 제1 접합영역과 제2 접합영역 및 상기 활성영역과 접촉하고, 전류의 방향에 따라 저항이 가변되는 가변저항소자를 포함하는 반도체 소자를 제공한다.
본 발명은 집적도가 증가함에 따라 필연적으로 발생하는 트랜지스터의 GIDL현상과, 전류 방향에 따라 저항값이 가변되는 가변저항소자를 사용하여 데이터를 저장한다. 이때, 가변저항소자는 DRAM의 캐패시터와 같이 정전용량을 고려해 크게 형성하지 않아도 되기 때문에 DRAM보다 집적도를 향상시킬 수 있으며, 복수 비트의 데이터를 저장할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2a 내지 도 2c는 공급되는 전류에 따른 가변저항소자의 동작을 나타낸 도면이다.
도 3a 및 도 3b는 반도체 소자의 프로그램 동작과 소거 동작을 나타낸 도면이다.
도 4는 메모리셀인 가변저항소자에 복수 비트의 데이터를 저장하는 방법을 나타낸 그래프이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 소자는 기판(1), 기판(1) 상에 순차적으로 적층된 게이트절연막(2)과 게이트전극(3), 게이트전극(3) 양측에 노출된 기판(1)에 형성된 제1 접합영역(4a)과 제2 접합영역(4b), 기판(1)의 하면과 접촉된 가변저항소자(5)로 구성된다.
기판(1)은 반도체 물질, 즉 단결정 실리콘막이거나, 폴리실리콘(poly-silicon)일 수 있다.
게이트절연막(2)은 게이트전극(3)과 기판(1)을 분리시키기 위한 절연막으로서 실리콘 산화막(SiO2)으로 형성되고, 게이트전극(3)은 도전성 박막 즉 폴리실리콘(poly sislicon)막, 텅스텐막, 티타늄막 및 구리막 중 선택된 어느 하나의 박막으로 형성하거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막일 수 있다.
제1 및 제2 접합영역(4a 4b)은 기판(1)에 불순물을 이온주입하여 형성되는데, 일반적인 트랜지스터의 소스 및 드레인영역(4a, 4b)에 해당한다. 이하부터는 설명의 편의를 위해 소스 및 드레인영역(4a, 4b)으로 설명한다. 소스 및 드레인영역(4a, 4b)은 NMOS트랜지스터의 경우는 인 또는 비소를 이온주입하여 형성되고, PMOS트랜지스터의 경우는 붕소를 이욘주입하여 형성된다. 도면에는 소스 및 드레인영역(4a, 4b)이 구별된 것으로 도시되어 있으나 도면부호 4a가 소스영역 또는 드레인영역이 될 수 있으며, 마찬가지로 도면부호 4b가 소스영역 또는 드레인영역이 될 수 있다.
가변저항소자(5)는 제1 전극(5a), TMO(Transition Metal Oxide)막(5b) 및 제2 전극(5c)이 적층된 구조로서, 공급되는 전류의 양에 따라 서로 다른 저항값을 갖는다. 가변저항소자(5)는 본 발명의 반도체 소자에서 저장매체로 동작한다.
제1 전극(5a)은 금속막, 예를 들어 티타늄(Ti)막 또는 백금(Pt)막으로 형성되고, 제2 전극(5c)도 금속막, 예를 들어 티타늄막 또는 백금막으로 형성된다. TMO막(5b)은 티타늄 산화(TiO2)막으로 형성되며, 공급되는 전류의 방향에 따라 저항값이 결정된다. 즉, TMO막(5b)은 제1 전극(5a)에서 제2 전극(5c) 방향으로 전류가 흐르면 낮은 저항값을 갖는 반면, 제2 전극(5c)에서 제1 전극(5a) 방향으로 전류가 흐르면 높은 저항값을 갖는다.
도 2a 내지 도 2c는 공급되는 전류의 방향에 따른 가변저항소자(5)의 동작을 나타낸 도면이다.
먼저, 도 2a에 도시된 바와 같이, 제1 전극(5a) 및 제2 전극(5c)에 0V의 전압, 즉 전류가 공급되지 않으면 TMO막(5b)은 높은 저항값을 갖는다. 여기서, 접지전압은 0V이다. TMO막(5b), 즉 티타늄 산화막 상부에는 박막의 특성상 공극(6, oxygen vacancy)이 다수 존재하고, 공극(6)은 전기적으로 양전하를 띈다.
도 2b에 도시된 바와 같이, 제2 전극(5c)에만 양의 전압, 예를 들어 2V의 전압이 공급될 경우 TMO막(5b) 내 공극(6)이 제1 전극(5a) 방향으로 이동한다. 이때, TMO막(5b) 즉 티타늄 산화막의 결합구조는 TiO2에서 Ti4O7으로 변경되며, 이에 따라 부분적으로 제1 전극(5c)와 제2 전극(5a)을 연결하는 필라멘트(7)가 형성된다. 따라서, 가변저항소자(5)는 낮은 저항값을 갖는다.
도 2c에 도시된 바와 같이, 제1 전극(5a)에만 양의 전압, 예를 들어 2V의 전압이 공급될 경우, TMO막(5b) 내 공극(6)이 제1 전극(5a)에서 제2 전극(5c) 방향으로 이동한다. 이때, TMO막(5b) 즉 티타늄 산화막의 결합구조는 Ti4O7에서 TiO2으로 변경되며, 이에 따라 부분적으로 제1 전극(5c)와 제2 전극(5a)을 연결하는 필라멘트(7)가 끊긴다. 따라서, 가변저항소자(5)는 높은 저항값을 갖는다.
정리해 보면, TMO막(5b)은 제2 전극(5c)에서 제1 전극(5a) 방향으로 전류가 공급되면 공극(6)이 이동하면서 TMO막(5b)과 제1 전극(5a)간의 쇼키베리어(schottky barrier)를 낮추어 TMO막(5b)과 제1 전극(5a)간 콘택저항을 낮춘다. 즉, TMO막(5b)은 제1 전극(5c)과 제2 전극(5a)간 많은 전류를 흐르게 한다. 반대로, 제1 전극(5a)에서 제2 전극(5c) 방향으로 전류가 공급되면 TMO막(5b)과 제1 전극(5a)간의 쇼키베리어가 높아져 TMO막(5b)과 제1 전극(5a)간 콘택저항을 높인다. 즉, TMO막(5b)은 제1 전극(5c)과 제2 전극(5a)간 적은 전류를 흐르게 한다.
도 1과 같은 반도체 소자의 제조 방법에 대해 간략하게 설명하면 다음과 같다.
먼저, 소정의 하부층 상에 도전막과 티타늄 산화막 및 도전막을 적층한 후 패터닝 공정을 진행하여 제1 전극(5a)과 MTO막(5b) 및 제2 전극(5c)을 형성한다. 여기서, 패터닝 공정은 미리 설정된 형태의 마스크패턴(일반적으로 포토레지스트를 이용함)을 이용하여 피식각층을 식각하는 공정을 일컫는다. 소정의 하부층은 제1 전극(5a)과 전기적 연결을 위한 배선과 가변저항소자(5)이 저항값을 측정하기 위한 소자들이 형성된 층을 의미한다.
이어서, 제2 전극(5c) 상에 폴리실리콘막 또는 단결정 실리콘막을 형성하여 기판(1)을 형성한다. 이후, 기판(1) 상에 게이트절연막(2)과 게이트전극(3)을 형성하고, 기판(1)에 소스 및 드레인영역(4a, 4b)을 형성한다. 이로써, 가변저항소자(5)를 이용하는 반도체 소자가 제조된다.
이상과 같은 반도체 소자의 동작을 설명하면 다음과 같다.
도 3a 및 도 3b는 반도체 소자의 프로그램 동작과 소거 동작을 나타낸 도면이다.
먼저 반도체 소자의 프로그램 동작으로서 도 3a에 도시된 바와 같이, 드레인영역(4b)에 2V의 전압을 인가하고 게이트전극(3) 및 소스영역(4a)에 0V의 전압을 인가하면, GIDL 현상이 발생하여 기판(1)의 활성영역(8)에 정공(h)이 축적된다.
이렇게, 활성영역(8)에 축적된 정공(h)은 제2 전극(5c)을 통과하여 MTO막(5b)의 공극(6)을 제1 전극(5a) 방향으로 이동시킨다. 따라서, MTO막(5b)에는 필라멘트(7)가 형성되어 가변저항소자(5)는 낮은 저항값을 갖게 된다. 이와 같은 일련의 동작이 반도체 소자의 프로그램 동작이다.
이어서, 반도체 소자의 소거 동작으로서 도 3b에 도시된 바와 같이, 게이트전극(3), 소스 및 드레인영역(4a, 4b)에 0V의 전압을 인가하고 제1 전극(5a)에 2V의 전압을 인가하면, MTO막(5b)의 공극(6)이 제2 전극(5b) 방향으로 이동한다. 따라서, MTO막(5b)의 필라멘트(7)가 제거되어 가변저항소자(5)는 높은 저항값을 갖게 된다. 이와 같은 일련의 동작이 반도체 소자의 소거 동작이다.
그리고, 반도체 소자의 리드 동작은 프로그램 또는 소거 동작이 완료된 상태에서 드레인영역(4b)에 리드전압으로서 프로그램 동작시 사용한 전압보다 낮은 0.5V의 전압을 인가한다. 이는 프로그램 동작처럼 높은 전압을 드레인영역(4b)에 인가할 경우 원하지 않는 프로그램 동작이 진행될 수 있기 때문이다. 드레인영역(4b)에 낮은 전압을 인가하면 프로그램은 수행되지 않은 상태로 가변저항소자(5)의 저항값을 값을 측정할 수 있다.
한편, 하나의 저장매체가 1비트(bit)로 데이터를 저장하는 DRAM과 달리, 본 실시예에 따른 반도체 소자는 하나의 저장매체가 2비트 이상의 데이터를 저장할 수 있다. 이는, 드레인영역(4b)에 인가하는 전압을 조절함으로써 가능하다.
도 4는 메모리셀인 가변저항소자(5)에 복수 비트의 데이터를 저장하는 방법을 나타낸 그래프이다.
도 4를 참조하면, 드레인영역(4b)에 인가되는 전압이 1V이면 가변저항소자(5)의 저항값이 1Ω이 되고, 드레인영역(4b)에 인가되는 전압이 2V이면 가변저항소자(5)의 저항값이 2Ω이 된다. 이를 이용하여, 저장매체에 2비트의 데이터를 저장하고자 한다면 드레인영역(4b)에 1V, 2V, 3V 및 4V를 선택적으로 인가하여 가변저항소자(5)의 저항값을 선택한다. 만약 저장매체에 '10'값을 저장하고자 한다면 드레인영역(4b)에 3V를 인가하면 되며, 이와 같은 방식으로 반도체 소자의 저장매체에는 2비트 이상의 데이터를 안정적으로 저장할 수 있다.
또한, 2비트 이상의 데이터를 저장할 수 있는 방법으로는 게이트전극(3)에 음의 전압을 인가하는 것이 있다. 일반적으로 드레인영역(4b)에 동일한 전압을 인가하더라도 게이트전극(3)에 인가되는 전압이 점차 낮아지면 GIDL은 심화된다. 따라서, 게이트전극(3)에 음의 전압을 인가하여도 위와 같이 가변저항소자(5)에 2비트 이상의 데이터를 저장할 수 있다. GIDL을 심화하는 방안으로는 기판(1)을 폴리실리콘막으로 형성하는 것이 있다. 기판(1)을 폴리실리콘막으로 형성할 경우, 폴리실리콘막이 비결정성이기 때문에 격자가 많이 얽혀있어 이온충돌일 활발하다. 이온충돌이 활발하면 많은 정공을 더 확보할 수 있기 때문에 GIDL이 심화된다. 또한, GIDL을 심화하는 또 다른 방안으로는 드레인영역을 소스영역보다 크게 형성하는 방안이 있다. 즉, 게이트전극(3)과도 일부가 중첩되도록 드레인영역을 형성하면 더 많은 전류를 공급할 수 있으며, 자칫 소스영역으로 전류가 누설되는 현상도 방지할 수 있다.
전술한 바와 같은 본 실시예에 따른 반도체 소자는 집적도가 증가함에 따라 필연적으로 발생하는 트랜지스터의 GIDL현상과, 전류의 방향에 따라 저항값이 가변되는 가변저항소자(5)를 사용하여 데이터를 저장한다. 이때, 가변저항소자(5)는 DRAM의 캐패시터와 같이 크기를 크게 형성하지 않아도 되기 때문에, DRAM보다 집적도를 향상시킬 수 있으며, 복수 비트의 데이터를 저장할 수 있는 장점이 있다.
1: 기판 2: 게이트절연막
3: 게이트전극 4a, 4b: 소스 및 드레인
5: 가변저항소자 5a: 제1전극
5b: MTO막 5c: 제2 전극
6: 공극 7: 필라멘트
8: 활성영역

Claims (5)

  1. 기판의 활성영역 상부면에 형성된 게이트전극;
    상기 활성영역의 양측에 형성된 제1 접합영역과 제2 접합영역; 및
    상기 제1 및 제2 접합영역이 형성되지 않은 상기 활성영역의 하부면에 접촉하고, 전류의 방향에 따라 저항이 가변되며, 제1 전극, TMO막 및 제2 전극이 적층되고, 상기 제2 전극이 상기 활성영역과 접하는 가변저항소자
    를 포함하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 TMO막은 TiO2막을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 전극에서 상기 제1 전극 방향으로 전류가 공급되면 상기 가변저항소자는 낮은 저항을 갖는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 전극에서 상기 제2 전극 방향으로 전류가 공급되면 상기 가변저항소자는 높은 저항을 갖는 반도체 소자.
KR1020100108304A 2010-11-02 2010-11-02 가변저항소자를 이용한 반도체 소자 KR101185102B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100108304A KR101185102B1 (ko) 2010-11-02 2010-11-02 가변저항소자를 이용한 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100108304A KR101185102B1 (ko) 2010-11-02 2010-11-02 가변저항소자를 이용한 반도체 소자

Publications (2)

Publication Number Publication Date
KR20120046576A KR20120046576A (ko) 2012-05-10
KR101185102B1 true KR101185102B1 (ko) 2012-09-21

Family

ID=46265643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100108304A KR101185102B1 (ko) 2010-11-02 2010-11-02 가변저항소자를 이용한 반도체 소자

Country Status (1)

Country Link
KR (1) KR101185102B1 (ko)

Also Published As

Publication number Publication date
KR20120046576A (ko) 2012-05-10

Similar Documents

Publication Publication Date Title
US10367004B2 (en) Vertical ferroelectric thin film storage transistor and data write and read methods thereof
US7164167B2 (en) Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
CN102610615B (zh) 三维nor型阵列的存储器装置
US9263463B2 (en) Semiconductor integrated circuit, programmable logic device, method of manufacturing semiconductor integrated circuit
US8953361B2 (en) Stack memory apparatus
US11170834B2 (en) Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
KR20210082259A (ko) 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
KR20150020847A (ko) 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법
KR102178025B1 (ko) 감소된 레이아웃 면적을 갖는 otp 셀
US9006076B2 (en) Resistive memory device and fabrication method thereof
US10269823B2 (en) Flash memory semiconductor device
US11177269B2 (en) Memory arrays and methods used in forming a memory array
US20130307054A1 (en) Semiconductor integrated circuit
KR20110094213A (ko) Ｊｆｅｔ 디바이스 구조 및 이를 제조하는 방법
US20200144283A1 (en) Memory Array And A Method Used In Forming A Memory Array
CN104103754A (zh) 三维可变电阻存储器件及其制造方法
US9741768B1 (en) Controlling memory cell size in three dimensional nonvolatile memory
JP2014096479A (ja) 半導体装置およびその製造方法
US9209197B2 (en) Memory gate landing pad made from dummy features
KR101185102B1 (ko) 가변저항소자를 이용한 반도체 소자
US20180269256A1 (en) Storage device and production method thereof
JP4854375B2 (ja) 半導体記憶装置及びその製造方法、並びに携帯電子機器
CN111584495B (zh) 电阻式随机存取存储器及其制造方法
KR20090003709A (ko) 피엔 다이오드를 이용한 상변화 기억 소자 및 그 제조방법
US11948639B2 (en) Methods including a method of forming a stack and isotropically etching material of the stack

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee