KR20210082259A - 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법 - Google Patents

메모리 어레이 및 메모리 어레이 형성에 사용되는 방법 Download PDF

Info

Publication number
KR20210082259A
KR20210082259A KR1020217018930A KR20217018930A KR20210082259A KR 20210082259 A KR20210082259 A KR 20210082259A KR 1020217018930 A KR1020217018930 A KR 1020217018930A KR 20217018930 A KR20217018930 A KR 20217018930A KR 20210082259 A KR20210082259 A KR 20210082259A
Authority
KR
South Korea
Prior art keywords
wordline
layers
individual
insulating layers
lateral
Prior art date
Application number
KR1020217018930A
Other languages
English (en)
Other versions
KR102622292B1 (ko
Inventor
콜린 하우더
리타 제이. 크레인
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20210082259A publication Critical patent/KR20210082259A/ko
Application granted granted Critical
Publication of KR102622292B1 publication Critical patent/KR102622292B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • H01L27/11573—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 어레이는 교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 게이트 영역들은 개별적으로 개별의 워드라인 층들의 워드라인의 부분을 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장된다. 개별 메모리 셀들은 게이트 영역과 채널 재료 사이에 측 방향으로 메모리 구조를 포함한다. 개별의 워드라인들은 측 방향 외측 길이 방향 에지 부분들 및 개별의 측 방향 외측 길이 방향 에지 부분들에 측 방향으로 인접한 각각의 측 방향 내측 부분을 포함한다. 개별 측 방향 외측 길이 방향 에지 부분들은 그의 측 방향으로 인접한 측 방향 내측 부분에 대해 상향 및 하향으로 돌출된다. 방법이 개시된다.

Description

메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
본원에 개시된 실시 예들은 메모리 어레이 및 메모리 어레이를 형성하는데 사용되는 방법에 관한 것이다.
메모리는 집적 회로의 한 유형이며 데이터를 저장하기 위해 컴퓨터 시스템에 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이들로 제작될 수 있다. 메모리 셀들은 디지트 라인(이는 비트라인, 데이터 라인 또는 감지 라인이라고도 함)들과 액세스 라인(이는 워드라인이라고도 함)들을 사용하여 기록되거나 판독될 수 있다. 감지 라인들은 어레이의 컬럼(column)들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있고, 액세스 라인은 어레이의 로우(row)들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있다. 각 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱(addressing)될 수 있다.
메모리 셀은 휘발성, 반 휘발성 또는 비 휘발성일 수 있다. 비 휘발성 메모리 셀들은 전원이 없는 상태에서 장기간 데이터를 저장할 수 있다. 비 휘발성 메모리는 통상적으로 적어도 약 10년의 보유 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소멸되므로 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리는 밀리 초 이하의 보존 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀들은 적어도 두 개의 다른 선택 가능 상태들에서 메모리를 유지하거나 저장하도록 구성된다. 바이너리 시스템에서, 상태들은 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀들은 정보의 두 개 이상의 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 구성 요소의 한 유형이다. 이들 트랜지스터들은 그 사이에 반도체 채널 영역을 갖는 한 쌍의 도전성 소스/드레인 영역들을 포함한다. 도전성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 분리된다. 게이트에 적절한 전압을 인가하면 전류가 소스/드레인 영역들 중 하나에서 채널 영역을 통해 다른 영역으로 흐를 수 있다. 게이트에서 전압이 제거되면, 전류가 대부분 채널 영역을 통해 흐르지 못한다. 전계 효과 트랜지스터는 또한 추가 구조, 예를 들어 게이트 절연체와 도전성 게이트 사이의 게이트 구조의 일부로서 가역적으로(reversibly) 프로그램 가능한 전하 저장 영역을 포함할 수 있다.
플래시 메모리는 메모리의 한 유형이며 현대 컴퓨터 및 디바이스에서 다양한 용도로 사용된다. 예를 들어, 현대 개인용 컴퓨터는 플래시 메모리 칩에 저장된 BIOS를 갖는다. 또 다른 예로, 컴퓨터 및 기타 장치에서 솔리드 스테이트 드라이브의 플래시 메모리를 사용하여 기존 하드 드라이브를 대체하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 제조업체가 표준화된 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드 할 수 있는 기능을 제공할 수 있기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 통합 플래시 메모리의 기본 아키텍처일 수 있다. NAND 셀 유닛은 메모리 셀들의 직렬 조합에 직렬로 결합된 적어도 하나의 선택 디바이스를 포함한다(일반적으로 NAND 스트링이라고 하는 직렬 조합으로). NAND 아키텍처는 가역적으로 프로그래밍 가능한 수직 트랜지스터를 개별적으로 포함하는 수직으로 적층된 메모리 셀들을 포함하는 3 차원 배열로 구성될 수 있다. 제어 또는 다른 회로가 수직으로 적층된 메모리 셀들 아래에 형성될 수 있다. 다른 휘발성 또는 비 휘발성 메모리 어레이 아키텍처들은 또한 트랜지스터를 개별적으로 포함하는 수직으로 적층된 메모리 셀들을 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 프로세싱 중인 기판의 일부의 개략적인 단면도이다.
도 1a는 도 1의 일부를 확대한 도면이다.
도 2는 도 1에 도시된 프로세싱 단계 이후의 프로세싱 단계에서 도 1 기판의 도면이며 도 3에서 라인 2-2를 통해 취해진다.
도 3은 도 2의 라인 3-3을 따라 취한 도면이다.
도 4는 도 3에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 3 기판의 도면이다.
도 5는 도 4에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 4 기판의 도면이고 도 6에서 라인 5-5를 통해 취해진다.
도 6은 도 5의 라인 6-6을 따라 취한 도면이다.
도 7은 도 6에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 6 기판의 도면이다.
도 8은 도 7에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 7 기판의 도면이다.
도 9는 도 8에 도시된 프로세싱 단계에 이후의 프로세싱 단계에서의 도 8 기판의 도면이고 도 10에서 라인 9-9를 통해 취해진다.
도 10은 도 9의 라인 10-10을 따라 취한 도면이다.
도 11은 도 10의 일부를 확대한 도면이다.
도 12는 도 10에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 10 기판의 도면이다.
도 12a는 도 12의 일부를 확대한 도면이다.
도 13은 도 12에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 12 기판의 도면이다.
도 13a는 도 13의 일부를 확대한 도면이다.
도 14는 도 13에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 13 기판의 도면이다.
도 14a는 도 14의 일부를 확대한 도면이다.
도 14b는 도 14의 일부를 확대 한 도면이다.
도 15는 도 14에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 14 기판의 도면이다.
도 15a는 도 15의 일부를 확대한 도면이다.
도 16은 도 15 기판의 일부에 대한 개략적인 생략된(redacted) 단면도이다.
도 17은 본 발명의 일 실시 예에 따른 프로세싱 중인 기판의 일부에 대한 개략적인 단면도이다.
도 17a는 도 17의 일부의 확대도이다.
도 18은 도 17a에 의해 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 17a 기판의 도면이다.
도 19는 도 18에 의해 도시된 프로세싱 단계에 이후의 프로세싱 단계에서의 도 18 기판의 도면이다.
도 20은 도 19에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 19 기판의 도면이다.
도 21은 도 20에 도시된 프로세싱 단계 이후의 프로세싱 단계에서 도 20 기판의 도면이다.
도 22는 도 21에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 21 기판의 도면이다.
도 23은 도 22에 도시된 프로세싱 단계 이후의 프로세싱 단계에서의 도 22 기판의 도면이다.
도 24는 본 발명의 일 실시 예에 따른 기판의 일부에 대한 개략적인 단면도이다.
본 발명의 실시 예들은 트랜지스터들 및/또는 메모리 셀들의 어레이, 예를 들어 어레이 아래에 주변 제어 회로(예를 들어, CMOS 언더-어레이)를 갖는 NAND 또는 다른 메모리 셀들의 어레이를 형성하는데 사용되는 방법을 포함한다. 본 발명의 실시 예들은 소위 "게이트-라스트(gate-last)" 또는 "대체-게이트(replacement-gate)" 프로세싱, 소위 "게이트 퍼스트(gate-first)" 프로세싱, 및 트랜지스터 게이트가 형성될 때와 무관하게 존재하거나 미래에 개발되는 다른 프로세싱을 포함한다. 본 발명의 실시 예들은 또한 제조 방법에 독립적인 트랜지스터들 및/또는 메모리 셀들(예를 들어, NAND 또는 기타 메모리 셀들)의 어레이를 포함한다. 제1 예시적인 방법 실시 예들은 "게이트 라스트" 또는 "대체 게이트" 프로세스로 간주될 수 있는 도 1 내지 도 15(도 1a, 12a, 13a, 14a, 14b 및 15a 포함)를 참조하여 설명된다.
도 1 및 1a는 트랜지스터들 및/또는 메모리 셀들(아직 도시되지 않음)의 높이 방향으로 연장되는(elevationally-extending) 스트링들의 어레이(12)를 형성하는 방법에서 프로세싱 중인 기판 구조(10)를 도시한다. 기판 구조(10)는 도전성의/도전체/도전하는(즉, 여기서 전기적으로), 반도체성의/반도체/반도체의, 또는 절연의/절연체/절연하는(즉, 여기서 전기적으로) 재료 중 임의의 하나 이상을 갖는 베이스 기판(11)을 포함한다. 다양한 재료들이 베이스 기판(11) 위에 높이 형성되어 있다. 재료는 도 1 및 1a-도시된 재료들의 측면, 높이 방향 내부 또는 높이 방향 외부일 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성 요소들은 베이스 기판(11)의 위, 주위 또는 내부에 제공될 수 있다. 메모리 셀들의 높이 연장되는 스트링들의 어레이(예를 들어, 어레이 12) 내에서 구성 요소들을 작동하기 위한 제어 및/또는 기타 주변 회로도 제조될 수 있으며 어레이 또는 서브 어레이 내에 전체적으로 또는 부분적으로 있을 수도 있고 아닐 수도 있다. 또한, 다중 서브 어레이들은 또한 독립적으로, 나란히 또는 다른 방식으로 서로에 대해 제조 및 작동될 수 있다. 이 문서에서 "서브 어레이"는 어레이로 간주될 수도 있다.
기판 구조(10)는 예시적인 도전성 도핑된 반도체 재료(16)(예를 들어, 금속 재료 위에 도전성으로 도핑된 폴리실리콘) 바로 위에 수직으로 교번하는(vertically alternating) 절연 층들(20) 및 워드라인 층들(22)을 포함하는 스택(18)을 포함한다. 프로세싱의 이 시점에서 워드라인 층들(22)은 도전성 재료를 포함하지 않을 수 있고, 절연 층들(20)은 절연성 재료를 포함하지 않을 수 있거나 절연성이 아닐 수 있다. 소수의 층들(20 및 22)만이 도시되며, 스택(18)은 수십, 백 또는 그 이상의 층들(20 및 22)을 포함 할 가능성이 더 높다. 워드라인 층들(22)은 전체적으로 또는 부분적으로 희생될 수 있는 제1 재료(26)(예를 들어, 실리콘 질화물)를 포함한다. 절연 층들(20)은 제1 재료(26)의 조성과 상이한 조성을 가지며 전체적으로 또는 부분적으로 희생될 수 있는 제2 재료(24)(예를 들어, 이산화 규소)를 포함한다. 일 실시 예에서, 재료(26)는 제1 희생 재료(26)로서 고려될 수 있고, 일 실시 예에서 재료(24)가 제2 희생 재료(24)로서 고려될 수 있다. 도전성 재료(16)는 어레이(12) 내에 형성될 트랜지스터들 및/또는 메모리 셀들에 대한 판독 및 기록 액세스(access)를 제어하는 데 사용되는 제어 회로의 일부(예를 들어, 주변 장치 언더-어레이 회로)를 포함할 수 있다. 주변 및/또는 제어 회로(미도시)의 일부일 수도 있고 아닐 수도 있는 다른 회로는 도전성 재료(16)와 스택(18) 사이에 있을 수 있다. 예를 들어, 이러한 회로의 도전성 재료 및 절연 재료(미도시)의 다중 수직으로 교번하는 층들은 워드라인 층들(22)의 최하부 아래 및/또는 워드라인 층들(22)의 최상부 위에 있을 수 있다.
도 2 및 3을 참조하면, 채널 개구들(25)이 교번하는 층들(20 및 22) 내로 형성된다(예를 들어, 건식 이방성 식각에 의해). 단지 예시로서, 채널 개구들(25)는 로우(row) 당 네 개의 개구들(25)의 엇갈린 로우들의 그룹들 또는 컬럼들로 배열되는 것으로 도시된다. 임의의 대안적인 기존의 또는 향후 개발된 배치 및 구성이 사용될 수 있다. 채널 개구들(25)은 도시된 바와 같이 도전성 재료(16)로 들어가거나 그 위에서 멈출 수 있다(미도시).
일 실시 예에서, 트랜지스터 채널 재료는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장되도록 개별 채널 개구부들에 형성되며, 어레이의 개별 메모리 셀들은 게이트 영역(예를 들어, 제어 게이트 영역)과 게이트 영역과 채널 재료 사이에 측 방향으로 메모리 구조를 포함하도록 형성된다. 그러한 일 실시 예에서, 메모리 구조는 전하 차단 영역, 전하 저장 재료 및 절연성 전하-통로 재료를 포함하도록 형성된다. 개별 메모리 셀들의 전하 저장 재료(예를 들어, 도핑되거나 도핑되지 않은 실리콘과 같은 플로팅 게이트 재료 또는 실리콘 질화물, 금속 도트 등과 같은 전하-트래핑 재료)는 전하 차단 영역들의 개별을 따라 상승한다. 절연성 전하 통로 재료(예를 들어, 두 개의 절연체 산화물들[예를 들어, 이산화 실리콘] 사이에 끼워진 질소 함유 재료[예를 들어, 실리콘 질화물]를 갖는 밴드갭 엔지니어링 구조(bandgap-engineered structure))는 채널 재료와 전하 저장 재료 사이에 측 방향으로 있다.
도 4는 전하 차단 재료(31/30), 전하 저장 재료(32) 및 전하 통로 재료(34)가 절연 층들(20) 및 워드라인 층들(22)을 따라 높이 방향으로 개별 채널 개구들(25)에 형성된 일 실시 예를 도시한다. 트랜지스터 재료들(31/30, 32 및 34)(예를 들어, 메모리 셀 재료들)는 예를 들어, 스택(18) 위에 그리고 개별 채널 개구(25) 내에 각각의 얇은 레어어들을 증착한 후 적어도 스택(18)의 최상부 표면으로 이러한 후면을 평탄화함으로써 형성될 수 있다. 도전성 재료(16)를 노출시키기 위해 채널 개구들(25)의 베이스로부터 재료들(31/30, 32 및 34)을 제거하기 위해 펀치 식각(punch etching)이 수행될 수 있다. 채널 재료(36)는 절연 층들(20) 및 워드라인 층들(22)을 따라 높이 방향으로 채널 개구들(25)에 형성된다. 예시적인 채널 재료들(36)은 하나 이상의 실리콘, 게르마늄 및 소위 III/V 반도체 재료들(예를 들어, GaAs, InP, GaP 및 GaN) 같은 적절하게 도핑된 결정질 반도체 재료를 포함한다. 재료들(30, 32, 34 및 36) 각각에 대한 예시 두께들은 25 내지 100 옹스트롬(Angstroms)이다. 채널 개구들(25)은 방사상 중심 고체 유전체 재료(38)(예를 들어, 스핀 온 유전체, 이산화 규소 및/또는 질화규소)를 포함하는 것으로 도시되어 있다. 대안적으로, 그리고 단지 예로서, 채널 개구들(25) 내의 방사상 중심 부분은 공극(void) 공간(들)(미도시)을 포함할 수 있고 및/또는 고체 재료(미도시)가 없을 수 있다.
도 5 및 6을 참조하면, 수평으로 연장된 트렌치들(40)이 스택(18)으로 그리고 일 실시 예에서 도전성 재료(16)(적어도 재료(16)까지)로 형성된다(예를 들어, 이방성 식각에 의해). 예로서, 개별 워드라인 층들(22)에 형성될 개별 워드라인들의 길이 방향 아웃라인들(23)의 길이 방향 형상을 함께 포함하는 대향하는 길이 방향 에지들(17, 19)(예를 들어, 이러한 에지들의 쌍들)를 포함하도록 절연 층들(20) 및 워드라인 층들(22)을 형성한다. 두 개의 대향하는 길이 방향 에지들(17, 19)에 대해 하나의 완전한 길이 방향 아웃라인(23)만이 도시되며, 두 개의 측 방향으로 인접한 워드라인들의 부분 길이 방향 아웃 라인만이 하나의 길이 방향 에지(17) 및 하나의 길이 방향 에지(19)에 대해 보이는 길이 방향 아웃라인(23)에 인접하게 형성된다. 형성될 워드라인들은 계속되는 논의로부터 명백해지는 바와 같이, 길이 방향 에지들(17 및 19)에 대해 측 방향으로 외측으로 돌출되거나 측 방향으로 내측으로 리세스될 수 있다.
도 7을 참조하면, 워드라인 층들(22)의 제1 재료(26)(미도시)가 제2 재료(24)에 대해 선택적으로 식각된다(예를 들어, 재료(26)가 실리콘 질화물이고 재료(24)가 이산화 규소인 경우 액체 또는 증기 H3PO4를 1 차 식각제로 사용하여).
도 8을 참조하면, 도전성 재료(48)가 트렌치들(40)를 통해 워드라인 층들(22) 내로 형성되고 이는 형성될 개별 워드라인들의 도전성 재료를 포함할 것이다. 예를 들어, 금속 재료 및/또는 도전성으로 도핑된 반도체 재료 중 하나 또는 둘 모두와 같은, 임의의 적합한 도전성 재료가 사용될 수 있다.
도 9 내지 도 11을 참조하면, 제1 도전성 재료(48)가 개별 트렌치들(40)로부터 제거되었다. 이는 개별 트랜지스터들 및/또는 메모리 셀들(56)의 높이 방향으로 연장되는 스트링들(49) 및 워드라인들(29)의 형성을 초래한다. 트랜지스터들 및/또는 메모리 셀들(56)의 대략적인 위치들은 도 11에서 브래킷(bracket)으로 표시되고 일부는 도 10에서 점선 아웃라인들로 표시되며, 트랜지스터들 및/또는 메모리 셀들(56)은 도시된 예에서 본질적으로 링형 또는 환형이다. 제1 도전성 재료(48)는 개별 트랜지스터들 및/또는 메모리 셀들(56)의 제어 게이트 영역(52)에 대응하는 단자 단부들(50)(도 11)을 갖는 것으로 간주될 수 있다. 도시된 실시 예에서 제어 게이트 영역들(52)은 개별 워드라인들(29)의 개별 부분들을 포함한다. 재료들(31/30, 32 및 34)은 제어 게이트 영역(52)과 채널 재료(36) 사이에 측 방향으로 있는 메모리 구조(65)로서 고려될 수 있다.
전하 차단 영역(예를 들어, 전하 차단 재료(31/30))은 전하 저장 재료(32)와 개별 제어 게이트 영역들(52) 사이에 있다. 전하 블록(charge block)은 메모리 셀에서 다음과 같은 기능을 가질 수 있다: 프로그램 모드에서, 전하 블록은 전하 캐리어들이 제어 게이트를 향해 전하 저장 재료(예를 들어, 플로팅 게이트 재료, 전하 트래핑 재료 등)의 통과를 방지할 수 있고, 소거 모드(erase mode)에서 전하 블록은 전하 캐리어들이 제어 게이트로부터 전하 저장 재료로 흐르는 것을 방지할 수 있다. 따라서, 전하 블록은 개별 메모리 셀들의 전하 저장 재료와 제어 게이트 영역 사이의 전하 이동을 차단하는 기능을 할 수 있다. 도시된 바와 같은 예시적인 전하 차단 영역은 절연체 재료(31/30)를 포함한다. 추가 예를 들어, 전하 차단 영역은 그러한 전하 저장 재료가 절연성인(예를 들어, 절연성 전하 저장 재료(32)와 도전성 재료(48) 사이에 임의의 다른 조성 재료가 없는 경우) 전하 저장 재료(예를 들어, 재료(32))의 측 방향(예를 들어, 방사형) 외측 부분을 포함할 수 있다. 그럼에도 불구하고 추가 예로서, 제어 게이트의 도전성 재료와 전하 저장 재료의 인터페이스는 임의의 별도의 구성 절연 재료(31/30)가 없이 전하 차단 영역으로 기능하기에 충분할 수 있다. 또한, 절연체 재료(31/30)와 조합된 재료(31/30)(존재하는 경우)와 도전성 재료(48)의 인터페이스는 함께 전하 차단 영역으로서 기능할 수 있고, 대안적으로 또는 추가적으로 절연성 전하 저장 재료(예를 들어, 실리콘 질화물 재료(32))의 측 방향 외부 영역으로 기능할 수 있다. 예시적인 재료(31)는 임의의 실리콘 하프늄 산화물이고 예시적인 재료(30)는 실리콘 이산화물 및/또는 실리콘 질화물이다.
도 12 및 12a를 참조하면, 제2 도전성 재료(37)가 절연 층들(20)의 대향하는 길이 방향 에지들(17, 19)를 넘어 측 방향으로 선택적으로 증착되고(즉, 다른 외부로 노출된 재료에 대해 선택적으로), 이에 의해 제2 도전성 재료(37)가 개별 인접 절연 층들(20)로 상향 및 하향 돌출하고 개별 워드라인들(29)의 일부를 포함한다. 제1 도전성 재료(48) 및 제2 도전성 재료(37)는 서로 동일한 조성 또는 상이한 조성을 가질 수 있다. 일 실시 예에서 그리고 도시된 바와 같이, 제1 도전성 재료(48)는 제2 도전성 재료(37)의 선택적으로 증착이 시작될 때 절연 층들(20)(도 10)의 대향하는 길이 방향 에지들(17, 19)로부터 측 방향으로 리세스된다. 기존 또는 미래 개발될 선택적 증착/성장 기술이 사용될 수 있다. 도전성 재료들(48 및 37)이 원소 텅스텐 및/또는 알루미늄을 포함하고 다른 노출된 재료들이 이산화 규소 및/또는 질화 규소를 포함하는 하나의 예로서, 기술의 예는 1991년 8월 27일에 발행된 창(Chang) 등의 미국 특허 번호 제5,043,299호에 개시된 것이다.
절연 층들이 적어도 초기에 희생 재료(예를 들어, 재료(24) 및 절연성, 반도체성 또는 도전성 여부에 관계없이)를 포함하는 일 실시 예에서, 본 발명의 일 실시 예는 도 12 및 12a에 도시된 선택적으로 증착하는 동작 후에 그러한 희생 재료를 제거하는 단계를 추가로 포함한다. 이러한 것은 단지 예로서 도 13 및 13a에 도시되며, 여기서 모든 희생 재료(24)(현재 도시 됨)는 예를 들어 다른 노출된 재료들에 대한 습식 등방성 선택적 식각에 의해 제거된다. 예를 들어, 재료(24)가 실리콘 이산화물을 포함하고, 재료들(37 및 38)이 원소 텅스텐을 포함하고, 재료(31)가 실리콘 하프늄 산화물을 포함하는 경우, 예시적인 습식 식각 화학은 액체 또는 증기 HF이다.
도 14, 14a 및 14b를 참조하면, 절연체 재료(51)(예를 들어, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 이들의 조합 등)는 바로 수직으로 인접한 워드라인 층들(22)의 선택적으로 증착된 제2 도전성 재료(37)의 상향 및 하향 돌출 부분들 사이에서 완전히 높이 방향으로 연장되도록 형성된다. 하나의 그러한 실시 예에서 그리고 도시된 바와 같이, 이는 개별 절연 층들(20)에서 길이 방향으로 연장된 공극들(53)(도 14, 14a 및 14b가 놓인 페이지의 평면 안팎으로 실행되는)을 형성한다.
도 15 및 15a를 참조하면, 또 다른 재료(57)(폴리 실리콘과 같은 실리콘 함유물 및/또는 유전체)가 내부의 또 다른 재료(57)가 개별 트렌치들(40)에서 절연체 재료(51)를 따라 길이 방향으로 그리고 내부의 그 사이에서 측 방향으로 걸쳐있도록 형성된다.
도 14, 14a, 15 및 15a를 참조하면, 예시적으로 형성된 개별 워드라인들(29)은 측 방향 외측 길이 방향 에지 부분들(35 및 43) 및 개별 측 방향 외측 길이 방향 에지 부분들(35, 43)에 측 방향으로 인접한 각각의 측 방향 내측 부분(39 또는 41)을 포함하는 것으로 간주될 수 있고 개별 측 방향 외측 길이 방향 에지 부분들(35, 43)은 그의 측 방향으로 인접한 측 방향 내측 부분(39 또는 41)에 대해 상향 및 하향 돌출된다. 일 실시 예에서, 절연체 재료(51)는 바로 수직으로 인접한 워드라인 층들(22)의 개별 측 방향 외측 길이 방향 에지 부분들(35 및 43) 사이에서 완전히 높이 방향으로 연장된다. 길이 방향으로 연장된 공극들(53)이 형성되는 일 실시 예에서, 이는 도시된 바와 같이 절연체 재료(51)에 의해 측 방향 원주 방향으로 둘러싸일 수 있다. 일 실시 예에서, 개별 측 방향 외측 길이 방향 에지 부분들(35 및 43)은 바로 측 방향으로 인접한 상부 표면(61)으로부터 각도
Figure pct00001
(도 14a)로 상향 돌출된 상향 돌출부(45) 및 바로 측 방향으로 인접한 하부 표면(63)으로부터 각도
Figure pct00002
로 하향 돌출된 하향 돌출부(47)를 포함하는 것으로 간주될 수 있다. 이러한 일 실시 예에서, 각도들
Figure pct00003
및
Figure pct00004
은 각각 90°이고, 일 실시 예에서 바로 측 방향으로 인접한 상부 및 하부 표면들(61 및 63)의 각각은 각각이 수평이다. 일 실시 예에서, 상향 돌출부(45) 및 하향 돌출부(47)는 각각 바로 측 방향으로 인접한 상부 및 하부 표면들(61 또는 63)으로부터 각각 동일한 최대량(양(A1))을 돌출시킨다. 일 실시 예에서, 개별 측 방향 외측 길이 방향 에지 부분들(35 및 43)(치수(T1))은 개별 측 방향 내측 부분들(39 또는 41)(치수(T2))보다 더 크다.
일 실시 예에서, 개별 워드라인들(29)은 개별 워드라인들(29)의 1 차 길이 방향 배향(즉, 방향)에 직교하는 수직 단면에서 일반적으로 수평 I-빔 형상이다. 도 16은 개별 워드라인들(29)의 이러한 예시적인 I-빔 형상을 도시하며, 여기서 채널 개구들 및 그 내부의 재료는 일반적인 I 빔 형상을 인식함에 있어 명확성을 위해 도시되지 않았다.
다른 실시 예들과 관련하여 본원에 도시 및/또는 설명 된 임의의 다른 속성(들) 또는 양태(들)는 전술한 실시 예들과 관련하여 사용될 수 있다.
메모리 어레이(12)를 형성하는데 사용되는 대안적인 예시적인 방법이 도 17 내지 23(도 17a를 포함)을 참조하여 다음에 설명된다. 상기 설명된 실시 예들로부터의 유사한 숫자들이 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "a" 또는 다른 숫자들로 표시된다.
도 17 및 17a를 참조하면, 그러한 예시는 도 7에 의해 도시된 것과 다른 프로세싱을 보여준다. 그러한 실시 예에서, 도 6의 재료들(26 및 24)은 제1 희생 재료(26) 및 제1 희생 재료(26)의 조성과 상이한 조성의 제2 재료(24)(예를 들어, 희생적 일 수 있음)를 포함하는 것으로 간주될 수 있다. 제3 희생 재료(67)는 절연 층들(20)의 대향하는 길이 방향 에지들(17, 19)를 넘어 측 방향으로 제1 희생 재료(26)로부터 선택적으로 증착되어(즉, 다른 외부로 노출된 재료에 대해 선택적으로) 개별 인접한 절연 층들(20)으로 상향 및 하향 돌출된다. 제3 희생 재료(67)는 제2 재료(24)의 조성과 다른 조성을 갖는다. 제1 희생 재료(26) 및 제3 희생 재료(67)는 서로 동일한 조성 또는 상이한 조성을 가질 수 있다. 예로서, 재료들(26 및 67)이 실리콘 질화물이고 제2 재료(24)가 실리콘 이산화물인 경우에만 예로서, 실리콘 질화물 재료(67)는 초기에 실리콘 이산화물이 히드록실 종결되게 함으로써(예를 들어, H2 플라즈마 또는 물에 노출되어) 실리콘 질화물 재료(26)로부터 선택적으로 성장될 수 있다. 이어서 기판을 Si(CH3)3N(CH3)2에 노출시키고 이는 이산화 규소에 결합된(CH3)3SiO를 선택적으로 형성하고 이후에 질화규소가 그 위에 증착되는 것을 차단한다. 따라서, 기존 또는 미래 개발 방식에 의해 증착된 실리콘 질화물은 노출된 실리콘 질화물에 효과적으로 선택적으로 증착된다.
도 18을 참조하면, 제1 희생 재료(26) 및 제3 희생 재료(67)의 조성과 다른 조성을 갖는 제4 재료(71)가 개별 절연 층들(20)로 각각 상향 및 하향으로 돌출된 선택적으로 증착된 제3 희생 재료(67) 바로 위 및 바로 아래에 형성된다. 일 실시 예에서, 제4 재료(71)는 희생적이다. 그럼에도 불구하고, 도 18은 또한 일 실시 예에서 트렌치들(40) 내의 제3 희생 재료(67)의 길이 방향 에지들(55) 위에 측 방향으로 형성된 제4 재료(71)를 도시한다.
도 19는 예를 들어 재료(71)가 실리콘 이산화물이고 제3 희생 재료(67)가 실리콘 질화물인 HF를 사용하여 제3 희생 재료(67)에 대해 선택적으로 수행된 단시간 등방성 식각에 의해 길이 방향 에지들(55) 위에 있는 제4 재료(71)의 제거를 도시한다.
도 20을 참조하면, 제1 희생 재료(26)(미도시) 및 제3 희생 재료(67)(미도시)가 다음을 형성하기 위해 제2 재료(24) 및 제4 재료(71)에 대해 선택적으로 제거되었다(예를 들어, 습식 등방성 식각에 의해): a) 제4 재료(71)의 상향 연장 공동(73) 및 하향 연장 공동(75), 및 b) 워드라인 층 공동(77).
도 21을 참조하면, 제1 도전성 재료(48)가 공동들(73, 75) 및 워드라인 층 공극(77)에 형성된다. 일 실시 예에서 도시된 바와 같이, 제1 도전성 재료(48)는 공동들(73, 75) 및 워드라인 층 공극(77)을 완전히 채운다.
도 22를 참조하면, 제1 도전성 재료(48)가 트렌치(40)로부터 제거되어 공동들(73 및 75) 내에 있고 워드라인-층 공극(77) 내에 있는 제1 도전성 재료(48)를 포함하는 개별 워드라인들(29)을 형성한다.
도 23을 참조하고, 일 실시 예에서, 제1 도전성 재료(48)가 형성된 후, 제2 재료(24)(미도시) 및 제4 재료(71)(미도시)는 제1 도전성 재료(48)에 대해 선택적으로 제거(예를 들어, 습식 등방성 식각에 의해)된다. 다른 실시 예와 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
본 발명의 실시 예들은 제조 방법과 독립적인 메모리 어레이를 포함한다. 그럼에도 불구하고, 이러한 메모리 어레이는 방법 실시 예들에서 본원에 설명된 속성들 중 임의의 것을 가질 수 있다. 마찬가지로, 전술한 방법 실시 예들은 디바이스 실시 예들과 관련하여 설명된 임의의 속성들을 통합하고 형성할 수 있다.
일 실시 예에서, 제조 방법과 독립적인 메모리 어레이(예를 들어, 12)는 교번하는 절연 층들(예를 들어, 20) 및 워드라인 층들(예를 들어, 22)의 수직 스택(예를 들어, 18)을 포함한다. 워드라인 층들은 개별 메모리 셀들(예를 들어, 56)의 게이트 영역들(예를 들어, 52)을 포함한다. 게이트 영역들은 개별 워드라인 층들의 워드라인(예를 들어, 29)의 일부를 개별적으로 포함한다. 채널 재료(예를 들어, 36)는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장된다. 개별 메모리 셀들은 게이트 영역과 채널 재료 사이에 측 방향으로 메모리 구조(예를 들어, 65)를 포함한다. 일 실시 예에서, 개별 워드라인들은 측 방향 외측 길이 방향 에지 부분들(예를 들어, 35 및 43) 및 개별 측 방향 외측 길이 방향 에지 부분들에 측 방향으로 인접한 각각의 측 방향 내측 부분(예를 들어, 39 또는 41)을 포함한다. 개별 측 방향 외측 길이 방향 에지 부분들은 그의 측 방향으로 인접한 측 방향 내측 부분에 대해 상향 및 하향 돌출한다. 일 실시 예에서, 개별 측 방향 외측 길이 방향 에지 부분들(예를 들어, T1)은 개별 측 방향 내측 부분들(예를 들어, T2)보다 더 크다. 다른 실시 예와 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
상기 설명된 실시 예들은 하나의 상향-돌출부(45) 및 하나의 하향-돌출부(47)만을 갖는 구조 및 예시적인 생성 방법을 도시한다. 다른 예시적인 실시 예가 도 24를 참조하여 설명된다. 적절한 경우 전술한 실시 예들의 유사한 번호가 사용되었으며, 일부 구성 차이는 접미사 "b"로 표시된다. 구조(10b)는 다중 상향 돌출부들(45) 및 다중 하향 돌출부들(47)을 갖는다. 그럼에도 불구하고, 일 실시 예에서, 상향 돌출부들의 총 수 및 하향 돌출부들의 총 수는 서로 동일하다(예를 들어, 그러한 총수가 단지 1인 경우에도). 도 24의 실시 예들은, 예를 들어, 도 17, 17a, 18 및 19에 도시된 바와 같이 선택적 증착 및 제4 재료 형성의 다중 반복을 수행함으로써 형성될 수 있다.
위에서 논의된 어셈블리들 및 구조들은 집적 회로/회로구성에 사용될 수 있으며 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 어플리케이션 특정 모듈에 사용될 수 있으며, 다층, 다중칩 모듈들을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 임의의 것일 수 있다.
이 문서에서 달리 명시되지 않는 한 "높이", "높음", "상향의", "하향의", "위쪽(top)", "맨 위의(atop)", "아래쪽", "위쪽", "아래쪽", "밑의", "아래의", "상향" 및 "하향"은 일반적으로 수직 방향을 기준으로 한다. "수평"은 1차 기판 표면을 따르는 일반적인 방향(즉, 10도 이내)을 의미하며, 제조 중에 기판이 처리되는 기준일 수 있으며, 수직은 그에 일반적으로 직교하는 방향이다. "정확히 수평한"에 대한 언급은 1차 기판 표면을 따르는 방향(즉, 그로부터 각도 없음)이며, 제조 중에 기판이 처리되는 기준일 수 있다. 또한, 본원에서 사용되는 "수직" 및 "수평"은 일반적으로 서로에 대해 수직이고 3 차원 공간에서 기판의 배향과 독립적이다. 추가적으로, "높이 방향으로 연장하는" 및 "높이 방향으로 연장(하는)"은 정확히 수평으로부터 45° 이상 기울어진 방향을 의미한다. 또한, 전계 효과 트랜지스터에 대해 "높이 방향 연장(하는)", "높이 방향으로 연장하는", 수평으로 연장(하는) 및 수평으로 연장하는은 소스/드레인 영역들 사이에서 전류가 흐르는 트랜지스터의 채널 길이 방향과 관련이 있다. 바이폴라 접합 트랜지스터의 경우 "높이 방향으로 연장(하는)" "높이 방향으로 연장하는", 수평으로 연장(하는) 및 수평으로 연장하는은 이미터(emitter)와 콜렉터(collector) 사이에서 작동 중에 전류가 흐르는 기본 길이의 방향과 관련이 있다. 일부 실시 예들에서, 높이 방향으로 연장되는 임의의 구성 요소, 특징 및/또는 영역은 수직으로 또는 수직의 10° 이내로 연장된다.
또한, "바로 위" 및 "바로 아래"는 서로에 대해 언급된 두 영역들/재료들/구성 요소들의 적어도 일부 측 방향 중첩(즉, 수평으로)을 필요로 한다. 또한 앞에 "직접"이 없는 "위"의 사용은 다른 위에 있는 명시된 영역/재료/구성 요소의 일부가 다른 부분의 높이 바깥쪽에 있어야 한다(즉, 명시된 두 영역들/ 재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관). 유사하게, "직접"이 없는 "아래"의 사용은 다른 부분 아래에 있는 명시된 영역/재료/구성 요소의 일부가 다른 부분의 높이 안쪽에 있어야 한다(즉, 명시된 두 영역들/ 재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관).
본원에 기술된 임의의 재료들, 영역들 및 구조들은 균질 또는 비균질일 수 있으며, 이와 상관없이 그러한 위에 놓인 임의의 재료에 걸쳐 연속적이거나 불연속적일 수 있다. 하나 이상의 예시적 조성물(들)이 임의의 재료에 대해 제공되는 경우, 그 재료는 그러한 하나 이상의 조성물(들)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 또한 달리 명시되지 않는 한, 각각의 재료는 원자 층 증착, 화학 기상 증착, 물리적 기상 증착, 에피택셜 성장, 확산 도핑 및 이온 주입과 함께 임의의 적합하거나 아직 개발되지 않은 기술을 사용하여 형성될 수 있다.
추가적으로, "두께"는 그 자체로(앞의 방향성 형용사가 없음) 다른 조성의 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통과하는 평균 직선 거리로 정의된다. 추가로, 본원에 설명된 다양한 재료들 또는 영역들은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 두께가 가변적인 경우, 두께는 달리 표시되지 않는 한 평균 두께를 의미하며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 약간의 최소 두께와 약간의 최대 두께를 갖는다. 본원에서 사용된 바와 같이, "다른 조성물"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접적으로 대항할 수 있는 두 개의 언급된 재료들 또는 영역들의 부분만이 화학적 및/또는 물리적으로 상이할 것을 요구한다. 명시된 두 재료들 또는 영역들이 서로 직접적으로 반대되지 않는 경우, "다른 조성"은 두 개의 언급된 재료들 또는 서로 가장 가까운 영역들의 부분이 그러한 재료들 또는 영역들이 균질하지 않은 경우 화학적으로 및/또는 물리적으로 다를 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 약간의 물리적 접촉 접촉이 있을 때 서로 "직접적으로 반대"한다. 대조적으로, "직접"이 앞에 없는 "위의", "상의", "인접한", "따라" 및 "반대"는 "직접 반대"뿐만 아니라 중간 재료(들), 영역(들) 또는 구조(들)이 서로에 대해 언급된 재료들, 영역들 또는 구조들의 물리적 접촉이 없는 접촉을 초래하는 구조를 포함한다.
여기서, 영역-재료-구성 요소는 정상 작동 시 전류가 서로 지속적으로 흐를 수 있는 경우 서로에 대해 "전기적으로 결합"되고, 이는 주로 아원자 양전하 및/또는 음전하가 충분히 생성될 때 이동함으로써 발생한다. 다른 전자 구성 요소는 영역-재료-부품 사이에 전기적으로 결합될 수 있다. 반대로 영역-재료-구성 요소가 "직접 전기적으로 결합된" 것으로 언급될 때, 직접 전기적으로 결합된 영역-재료-구성 요소 사이에 개재 전자 구성 요소가 없다(예를 들어, 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등 없음).
추가적으로, "금속 재료"는 원소 금속, 둘 이상의 원소 금속의 혼합물 또는 합금, 및 임의의 도전성 금속 화합물의 임의의 하나 또는 조합이다.
여기서, 식각, 식각하는, 제거하는, 제거, 증착, 형성하는 및/또는 형성에 대한 "선택적"은 부피 기준 적어도 2:1의 비율로 작용하는 또 다른 명시된 재료(들)에 비해 하나의 명시된 재료의 그러한 행위이다. 또한, 선택적으로 증착, 선택적으로 성장 또는 선택적으로 형성하는 것은 적어도 처음 75 옹스트롬의 증착, 성장 또는 형성에 대해 부피 기준으로 최소 2:1의 비율에서 다른 언급된 재료들에 대해 하나의 재료를 증착, 성장 또는 형성하는 것이다.
달리 표시되지 않는 한, 본원에서 "또는"의 사용은 둘 중 하나 및 둘 다를 포함한다.
결론
일부 실시 예에서, 메모리 어레이를 형성하는 데 사용되는 방법은 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 스택을 형성하는 단계를 포함한다. 절연 층들은 개별의 워드라인 층들에 형성될 개별 워드라인들의 길이 방향 아웃라인의 길이 방향 형상을 포함하는 대향하는 길이 방향 에지들을 포함한다. 워드라인 층들은 형성될 개별 워드라인들의 제1 도전성 재료를 포함한다. 제2 도전성 재료는 절연 층들의 대향하는 길이 방향 에지들을 넘어 측 방향으로 제1 도전성 재료로부터 선택적으로 증착된다. 선택적으로 증착된 제2 도전성 재료는 개별의 절연 층들 내로 상향 및 하향 돌출되고 개별 워드라인들의 일부를 포함한다.
일부 실시 예들에서, 메모리 어레이를 형성하는 데 사용되는 방법은 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 스택을 형성하는 단계를 포함한다. 절연 층들 및 워드라인 층들은 개별의 워드라인 층들에 형성될 개별 워드라인들의 길이 방향 아웃라인의 길이 방향 형상을 포함하는 대향하는 길이 방향 에지를 포함한다. 워드라인 층들은 제1 희생 재료를 포함한다. 절연 층들은 제1 희생 재료의 조성과 다른 다른 조성의 제2 재료를 포함한다. 제3 희생 재료는 절연 층들의 대향하는 길이 방향 에지들을 넘어 측 방향으로 제1 희생 재료로부터 선택적으로 증착된다. 선택적으로 증착된 제3 희생 재료는 개별의 절연 층들 내로 상향 및 하향으로 돌출된다. 제3 희생 재료는 제2 재료의 조성과 다른 조성을 갖는다. 제4 재료는 개별 절연 층들로 각각 상향 및 하향으로 돌출되는 선택적으로 증착된 제3 희생 재료 바로 위와 바로 아래에 형성된다. 제4 재료는 제1 및 제3 희생 재료들의 조성과 다른 조성을 갖는다. a) 제4 재료에 상향 및 하향으로 연장되는 공동들, 및 b) 워드라인 층 공극들을 형성하기 위해 제1 및 제3 희생 재료들은 제2 및 제4 재료들에 대해 선택적으로 제거된다. 도전성 재료는 공동들과 워드라인 층 공극들에 형성되고 개별 워드라인들은 공동들과 워드라인 층 공극들에 있는 도전성 재료를 포함하도록 형성된다.
일부 실시 예들에서, 메모리 어레이는 교번하는 절연 층들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 게이트 영역들은 개별적으로 개별의 워드라인 층들의 워드라인의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장된다. 개별 메모리 셀들은 게이트 영역과 채널 재료 사이에 측 방향으로 메모리 구조를 포함한다. 개별 워드라인들 측 방향 외측 길이 방향 에지 부분들 및 개별 측 방향 외측 길이 방향 에지 부분들에 측 방향으로 인접한 각각의 측 방향 내측 부분을 포함한다. 개별 측 방향 외측 길이 방향 에지 부분들은 그의 측 방향으로 인접한 측 방향 내측 부분에 대해 상향 및 하향으로 돌출된다.
일부 실시 예들에서, 메모리 어레이는 교번하는 절연 층들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 게이트 영역들은 개별적으로 개별 워드라인 층들의 워드라인의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장된다. 개별 메모리 셀들은 게이트 영역과 채널 재료 사이에 측 방향으로 메모리 구조를 포함한다. 개별의 워드라인들은 측 방향 외측 길이 방향 에지 부분들 및 개별의 메모리 구조들에 측 방향으로 인접한 측 방향 내측 부분을 포함한다. 개별의 측 방향 외측 길이 방향 에지 부분들은 개별의 측 방향 내측 부분들보다 더 크다.
일부 실시 예들에서, 메모리 어레이는 교번하는 절연 층들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 제어 게이트 영역들을 포함한다. 제어 게이트 영역들은 개별적으로 개별의 워드라인 층들의 워드라인의 일부를 포함한다. 개별 메모리 셀들의 전하 차단 영역은 개별 제어 게이트 영역들을 따라 높이 방향으로 있다. 개별 메모리 셀들의 전하 저장 재료는 개별의 전하 차단 영역들을 따라 높이 방향으로 있다. 채널 재료는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장된다. 절연성 전하 통로 재료는 채널 재료와 전하 저장 재료 사이에 측 방향으로 있다. 개별이 워드라인들은 측 방향 외측 길이 방향 에지 부분들 및 개별의 측 방향 외측 길이 방향 에지 부분들에 측 방향으로 인접한 각각의 측 방향 내측 부분을 포함한다. 개별 측 방향 외측 길이 방향 에지 부분들은 그의 측 방향으로 인접한 측 방향 내측 부분에 대해 상향 및 하향으로 돌출된다.
일부 실시 예들에서, 메모리 어레이는 교번하는 절연 층들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 제어 게이트 영역들을 포함한다. 제어 게이트 영역들은 개별적으로 개별의 워드라인 층들의 워드라인의 일부를 포함한다. 개별 메모리 셀들의 전하 차단 영역은 개별 제어 게이트 영역들을 높이 방향으로 있다. 개별 메모리 셀들의 전하 저장 재료는 개별의 전하 차단 영역들을 따라 높이 방향으로 있다. 채널 재료는 절연 층들과 워드라인 층들을 통해 높이 방향으로 연장된다. 절연성 전하 통로 재료는 채널 재료와 전하 저장 재료 사이에 측 방향으로 있다. 개별의 워드라인들은 측 방향 외측 길이 방향 에지 부분들 및 개별의 메모리 구조들에 측 방향으로 인접한 측 방향 내측 부분을 포함한다. 개별의 측 방향 외측 길이 방향 에지 부분들은 개별의 측 방향 내측 부분들보다 더 크다.

Claims (31)

  1. 메모리 어레이를 형성하는 데 사용되는 방법에 있어서,
    수직으로 교번하는(vertically-alternating) 절연 층들 및 워드라인 층들을 포함하는 스택(stack)을 형성하는 단계-상기 절연 층들은 개별의 상기 워드라인 층들에 형성될 개별 워드라인들의 길이 방향 아웃라인의 길이 방향 형상을 포함하는 대향하는 길이 방향 에지(edge)들을 포함하고, 상기 워드라인 층들은 형성될 상기 개별 워드라인들의 제1 도전성 재료를 포함 함-; 및
    상기 절연 층들의 상기 대향하는 길이 방향 에지들을 넘어 측 방향으로 제2 도전성 재료를 상기 제1 도전성 재료로부터 선택적으로 증착하는 단계를 포함하고, 상기 선택적으로 증착된 제2 도전성 재료는 개별의 상기 절연 층들 내로 상향 및 하향으로 돌출되고 상기 개별 워드라인들의 일부를 포함하는, 방법.
  2. 제1항에 있어서, 상기 워드라인 층들에 바로 수직으로 인접한 상기 선택적으로 증착된 제2 도전성 재료의 상향 및 하향으로 돌출된 부분들 사이에서 완전히 높이 방향으로 연장되도록 절연체 재료를 형성하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 절연체 재료를 형성하는 단계는 상기 개별 절연 층들에 길이 방향으로 연장된 공극(void)들을 형성하는, 방법.
  4. 제1항에 있어서, 상기 제1 도전성 재료는 상기 선택적으로 증착하는 단계의 시작에서 상기 절연 층들의 상기 대향하는 길이 방향 에지들로부터 측 방향으로 리세스되는, 방법.
  5. 제1항에 있어서, 상기 제1 및 제2 도전성 재료들은 서로에 대해 동일한 조성을 갖는, 방법.
  6. 제1항에 있어서, 상기 절연 층들은 초기에 희생 재료를 포함하고, 상기 선택적으로 증착하는 단계 이후에 상기 희생 재료를 제거하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 절연 층들 및 상기 워드라인 층들을 통해 높이 방향으로 연장되도록 채널 재료를 형성하는 단계; 및
    게이트 영역 및 상기 게이트 영역과 상기 채널 재료 사이에 측 방향으로 메모리 구조를 포함하도록 상기 어레이의 개별 메모리 셀들을 형성하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 메모리 구조를 형성하는 단계로서,
    상기 개별 게이트 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 차단 영역;
    개별의 상기 전하 차단 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 저장 재료; 및
    상기 채널 재료와 상기 전하 저장 재료 사이의 측 방향으로 절연성 전하 통로 재료를 포함하도록, 상기 메모리 구조를 형성하는 단계를 포함하는, 방법.
  9. 메모리 어레이를 형성하는데 사용되는 방법에 있어서,
    수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 스택을 형성하는 단계-상기 절연 층들 및 상기 워드라인 층들은 개별의 상기 워드라인 층들에 형성될 개별 워드라인들의 길이 방향 아웃라인의 길이 방향 형상을 포함하는 대향하는 길이 방향 에지들을 포함하고, 상기 워드라인 층들은 제1 희생 재료를 포함하고 상기 절연 층들은 상기 제1 희생 재료의 조성과 다른 조성의 제2 재료를 포함 함-;
    상기 절연 층들의 상기 대향하는 길이 방향 에지들을 넘어 측 방향으로 제3 희생 재료를 상기 제1 희생 재료로부터 선택적으로 증착하는 단계-상기 선택적으로 증착된 제3 희생 재료는 개별의 상기 절연 층들 내로 상향 및 하향으로 돌출되며, 상기 제3 희생 재료는 상기 제2 재료의 조성과 다른 조성을 가짐-;
    상기 개별 절연 층들 내로 각각 상향 및 하향으로 돌출되는 상기 선택적으로 증착된 제3 희생 재료의 바로 위 및 바로 아래에 제4 재료를 형성하는 단계- 상기 제4 재료는 상기 제1 및 제3 희생 재료들의 조성과 다른 조성을 가짐-;
    a) 상기 제4 재료에 상향 및 하향 연장되는 공동들, 및 b) 워드라인 층 공극들을 형성하도록 상기 제2 및 제4 재료들에 대해 선택적으로 상기 제1 및 제3 희생 재료들을 제거하는 단계; 및
    상기 공동들 및 상기 워드라인 층 공극들에 도전성 재료를 형성하고, 상기 공동들 및 상기 워드라인 층 공극들에 있는 상기 도전성 재료를 포함하도록 상기 개별 워드라인들을 형성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 제1 및 제3 희생 재료들은 서로에 대해 동일한 조성을 갖는, 방법.
  11. 제9항에 있어서, 상기 제2 및 제4 재료들은 서로에 대해 동일한 조성을 갖는 방법.
  12. 제9항에 있어서, 상기 도전성 재료는 상기 공동들 및 워드라인 층 공극들을 완전히 채우는, 방법.
  13. 제9항에 있어서, 상기 도전성 재료를 형성하는 단계 이후에, 상기 도전성 재료에 대해 선택적으로 상기 제2 및 제4 재료들을 제거하는 단계를 포함하는, 방법.
  14. 제9항에 있어서,
    상기 절연 층들 및 상기 워드라인 층들을 통해 높이 방향으로 연장되도록 채널 재료를 형성하는 단계; 및
    게이트 영역 및 상기 게이트 영역과 상기 채널 재료 사이에 측 방향으로 메모리 구조를 포함하는 상기 어레이의 개별 메모리 셀들을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 메모리 구조를 형성하는 단계로서,
    상기 개별 게이트 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 차단 영역;
    개별의 상기 전하 차단 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 저장 재료; 및
    상기 채널 재료와 상기 전하 저장 재료 사이의 측 방향으로 절연성 전하 통로 재료를 포함하도록, 상기 메모리 구조를 형성하는 단계를 포함하는, 방법.
  16. 메모리 어레이에 있어서,
    교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택-상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 상기 게이트 영역들은 개별적으로 개별의 상기 워드라인 층들의 워드라인의 일부를 포함 함;
    상기 절연 층들 및 상기 워드라인 층들을 통해 높이 방향으로 연장되는 채널 재료;
    상기 게이트 영역과 상기 채널 재료 사이에 측 방향으로 메모리 구조를 포함하는 상기 개별 메모리 셀들; 및
    측 방향 외측 길이 방향 에지 부분들 및 개별의 상기 측 방향 외측 길이 방향 에지 부분들에 측 방향으로 인접한 각각의 측 방향 내측 부분을 포함하는 워드 개별의 상기 워드라인들을 포함하고, 상기 개별 측 방향 외측 길이 방향 에지 부분들은 그의 측 방향으로 인접한 측 방향 내측 부분에 대해 상향 및 하향으로 돌출되는, 메모리 어레이.
  17. 제16항에 있어서, 상기 절연 층들은 개별적으로 길이 방향으로 연장된 공극들을 포함하는, 메모리 어레이.
  18. 제17항에 있어서, 상기 워드라인 층들에 바로 수직으로 인접한 상기 개별 측 방향 외측 길이 방향 에지 부분들 사이에서 완전히 높이 방향으로 연장되는 절연체 재료를 포함하는, 메모리 어레이.
  19. 제17항에 있어서, 상기 길이 방향으로 연장된 공극들은 절연체 재료에 의해 측 방향 원주 방향으로 둘러싸이고, 상기 절연체 재료는 상기 워드라인 층들에 바로 수직으로 인접한 상기 개별 측 방향 외측 길이 방향 에지 부분들 사이에서 완전히 높이 방향으로 연장되는, 메모리 어레이.
  20. 제16항에 있어서, 상기 개별 워드라인들은 상기 개별 워드라인들의 1 차 길이 방향 배향에 직교하는 수직 단면에서 일반적으로 수평 I-빔 형상인, 메모리 어레이.
  21. 제16항에 있어서, 상기 개별 측 방향 외측 길이 방향 에지 부분들은 바로 측 방향으로 인접한 상부 표면으로부터 소정 각도로 상향 돌출되는 상향 돌출부 및 바로 측 방향으로 인접한 하부 표면으로부터 소정 각도로 하향 돌출되는 하향 돌출부를 포함하는, 메모리 어레이.
  22. 제21항에 있어서, 상기 각도들의 각각은 90°인, 메모리 어레이.
  23. 제21항에 있어서, 상기 바로 측 방향으로 인접한 상부 및 하부 표면들의 각각은 수평인, 메모리 어레이.
  24. 제23항에 있어서, 상기 각도들의 각각은 90°인 메모리 어레이.
  25. 제21항에 있어서, 상기 상향-돌출부 및 상기 하향-돌출부는 그들의 각각의 바로 측 방향으로 인접한 상부 및 하부 표면으로부터 각각 동일한 최대량을 돌출되는, 메모리 어레이.
  26. 제21항에 있어서, 상향-돌출부들의 총 개수 및 하향-돌출부들의 총 개수를 가지며, 상기 총 개수들은 서로 동일한, 메모리 어레이.
  27. 제21항에 있어서, 단 하나의 상향 돌출부를 갖고 단 하나의 하향 돌출부만을 갖는, 메모리 어레이.
  28. 제21항에 있어서, 다중 상향 돌출부들을 갖고 다중 하향 돌출부들을 갖는, 메모리 어레이.
  29. 메모리 어레이에 있어서,
    교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택-상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 상기 게이트 영역들은 개별적으로 개별의 상기 워드라인 층들의 워드라인의 일부를 포함 함-;
    상기 절연 층들 및 상기 워드라인 층들을 통해 높이 방향으로 연장되는 채널 재료;
    상기 게이트 영역과 상기 채널 재료 사이에 측 방향으로 메모리 구조를 포함하는 상기 개별 메모리 셀들; 및
    측 방향 외측 길이 방향 에지 부분들 및 개별의 상기 메모리 구조들에 측 방향으로 인접한 측 방향 내측 부분을 포함하는 개별 워드라인을 포함하고, 개별의 상기 측 방향 외측 길이 방향 에지 부분들은 개별의 상기 측 방향 내측 부분들보다 더 큰, 메모리 어레이.
  30. 메모리 어레이에 있어서,
    교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택-상기 워드라인 층들은 개별 메모리 셀들의 제어 게이트 영역들을 포함하고, 상기 제어-게이트 영역들은 개별적으로 개별의 상기 워드라인 층들의 워드라인 부분을 포함 함-;
    개별의 상기 제어 게이트 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 차단 영역;
    개별의 상기 전하 차단 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전자 저장 재료;
    상기 절연 층들 및 상기 워드라인 층들을 통해 높이 방향으로 연장되는 채널 재료;
    상기 채널 재료와 상기 전하 저장 재료 사이의 측 방향의 절연성 전하 통로 재료; 및
    측 방향 외측 길이 방향 에지 부분들 및 개별의 상기 측 방향 외측 길이 방향 에지 부분들에 측 방향으로 인접한 각각의 측 방향 내측 부분을 포함하는 개별의 상기 워드라인들을 포함하고, 상기 개별 측 방향 외측 길이 방향 에지 부분들은 그의 측 방향으로 인접한 측 방향 내측 부분에 대해 상향 및 하향으로 돌출되는, 메모리 어레이.
  31. 메모리 어레이에 있어서,
    교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택-상기 워드라인 층들은 개별 메모리 셀들의 제어 게이트 영역들을 포함하고, 제어 게이트 영역들은 개별적으로 개별의 상기 워드라인 층들의 워드라인의 일부를 포함 함-;
    개별의 상기 제어 게이트 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 차단 영역;
    개별의 상기 전하 차단 영역들을 따라 높이 방향으로 상기 개별 메모리 셀들의 전하 저장 재료;
    상기 절연 층들 및 상기 워드라인 층들을 통해 높이 방향으로 연장되는 채널 재료;
    상기 채널 재료와 상기 전하 저장 재료 사이의 측 방향의 절연성 전하 통로 재료; 및
    측 방향 외측 길이 방향 에지 부분들 및 개별의 상기 메모리 구조들에 측 방향으로 인접한 측 방향 내측 부분을 포함하는 개별의 상기 워드라인들을 포함하고, 개별의 상기 측 방향 외측 길이 방향 에지 부분들은 개별의 상기 측 방향 내측 부분들보다 더 큰, 메모리 어레이.
KR1020217018930A 2018-11-28 2019-10-21 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법 KR102622292B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/203,200 2018-11-28
US16/203,200 US10748922B2 (en) 2018-11-28 2018-11-28 Memory arrays and methods used in forming a memory array
PCT/US2019/057142 WO2020112275A1 (en) 2018-11-28 2019-10-21 Memory arrays and methods used in forming a memory array

Publications (2)

Publication Number Publication Date
KR20210082259A true KR20210082259A (ko) 2021-07-02
KR102622292B1 KR102622292B1 (ko) 2024-01-08

Family

ID=70770881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217018930A KR102622292B1 (ko) 2018-11-28 2019-10-21 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법

Country Status (4)

Country Link
US (2) US10748922B2 (ko)
KR (1) KR102622292B1 (ko)
CN (1) CN112970113B (ko)
WO (1) WO2020112275A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177269B2 (en) * 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10777576B1 (en) 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11557597B2 (en) 2020-03-03 2023-01-17 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11296103B2 (en) 2020-04-30 2022-04-05 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11387243B2 (en) 2020-05-13 2022-07-12 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11411012B2 (en) 2020-05-13 2022-08-09 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11476268B2 (en) * 2020-05-29 2022-10-18 Micron Technology, Inc. Methods of forming electronic devices using materials removable at different temperatures
US11393835B2 (en) 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN112018121B (zh) * 2020-09-01 2023-10-24 长江存储科技有限责任公司 半导体器件及其制作方法
US11227869B1 (en) 2020-12-04 2022-01-18 Micron Technology, Inc. Memory array structures for capacitive sense NAND memory
US11386966B2 (en) 2020-12-04 2022-07-12 Micron Technology, Inc. Access operations in capacitive sense NAND memory
US11437106B2 (en) 2020-12-04 2022-09-06 Micron Technology, Inc. Capacitive sense NAND memory
US11670379B2 (en) 2020-12-04 2023-06-06 Micron Technology, Inc. Sense line structures in capacitive sense NAND memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110068590A (ko) * 2009-12-16 2011-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20170069644A1 (en) * 2015-09-08 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR20170029795A (ko) * 2015-09-08 2017-03-16 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US20180204849A1 (en) * 2017-01-18 2018-07-19 Micron Technology, Inc. Memory Cells, Integrated Structures and Memory Arrays
US20180219020A1 (en) * 2017-01-30 2018-08-02 Micron Technology, Inc. Integrated structures and nand memory arrays

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043299B1 (en) 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR101731060B1 (ko) * 2010-09-27 2017-04-28 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130066950A (ko) 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR101907069B1 (ko) * 2011-12-28 2018-10-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101906406B1 (ko) 2011-12-30 2018-12-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR20140069925A (ko) * 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110068590A (ko) * 2009-12-16 2011-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20170069644A1 (en) * 2015-09-08 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR20170029795A (ko) * 2015-09-08 2017-03-16 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US20180204849A1 (en) * 2017-01-18 2018-07-19 Micron Technology, Inc. Memory Cells, Integrated Structures and Memory Arrays
US20180219020A1 (en) * 2017-01-30 2018-08-02 Micron Technology, Inc. Integrated structures and nand memory arrays

Also Published As

Publication number Publication date
US20200168624A1 (en) 2020-05-28
US11056507B2 (en) 2021-07-06
CN112970113B (zh) 2024-03-08
US20200343262A1 (en) 2020-10-29
CN112970113A (zh) 2021-06-15
US10748922B2 (en) 2020-08-18
KR102622292B1 (ko) 2024-01-08
WO2020112275A1 (en) 2020-06-04

Similar Documents

Publication Publication Date Title
KR102622292B1 (ko) 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
JP7364681B2 (ja) メモリアレイおよびメモリアレイの形成において使用される方法
US10553607B1 (en) Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
US10756105B2 (en) Memory arrays and methods used in forming a memory array
US11600494B2 (en) Arrays of elevationally-extending strings of memory cells and methods used in forming an array of elevationally-extending strings of memory cells
US11527550B2 (en) Memory array and a method used in forming a memory array
KR20210116666A (ko) 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
KR20220097471A (ko) 메모리 어레이 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
US20210343640A1 (en) Memory Arrays Comprising Operative Channel-Material Strings And Dummy Pillars
KR20230018424A (ko) 메모리 셀들의 스트링을 포함하는 메모리 어레이 및 메모리 셀들의 스트링을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
CN112687698A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN116568034A (zh) 包括存储器单元串的存储器电路系统及用于形成包括存储器单元串的存储器阵列的方法
US20220059569A1 (en) Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
KR20220052977A (ko) 메모리 어레이 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
CN113711354A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
KR20210154263A (ko) 메모리 어레이 및 메모리 어레이의 형성에서 사용되는 방법
KR20240038795A (ko) 메모리 셀들의 스트링들을 포함하는 메모리 어레이들 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법들

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant