JPS5832791B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、高速かつ高密度の記憶回路の構成に用いら
れる半導体装置に関するものである。

従来記憶回路、特にＭＯ８型ダイナミック・ランダム・
アクセスメモリ（以下、ＭＯＳ ＲＡＭと略記する）に
使用されるメモリセルとしては、１トランジスタ・メモ
リセル（以下、Ｉ Ｔｒ全セル略記する）が主流であっ
た。

これは、第１図に示すように１セル当たり１個のＭＯ８
型電界効果トランジスタ（以下、ＭＯＳ ＦＥＴと略記
する）と１個のキャパシタとから構成されているもので
ある。

即ち、例えばｎチャネル型ＭＯ８ＦＥＴを用いた場合、
同図において、ｐ型半導体基板１にｎ十拡散領域２が形
成され、これらの表面上にゲート絶縁膜３が設けられて
いる。

このゲート絶縁膜３の両端部は、そのまま素子間分離用
の絶縁膜３ａに続いている。

ゲート絶縁膜３の上には、情報蓄積用キャパシタの一力
の電極４、その上に層間絶縁膜５を介してＭＯＳ ＦＥ
Ｔのゲート電極６が設けられ、該ゲート電極６の端部は
ｎ＋拡散領賊２の１端上に達している。

該ｎ十拡散領域２からは−ト絶縁膜３および層間絶縁膜
７を貫通して配線用電極８が引き出されている。

上記構成を有するＩＴｒセルは、■セル当たりのスルー
ホール数が０個（ビット線としてｎ十拡散領域２を用い
る場合）または０．５個（２セルがビット線として１つ
の配線用電極８を共用する場合）と少ないこと、および
１セル当たりの占有面積を小さくできることなどの特徴
を有しており、このようなＩＴｒセル構造の採用が微細
加工技術の進歩と相俟ってＭＯＳ ＲＡＭの大容量化を
可能にした。

しかし、このようなＩＴｒセルを用いたＭＯ８ＲＡＭを
高密度化、高速度化しようとする場合、センスアンプの
設計が大きな問題となる。

即ち、Ｉ Ｔｒ全セルおいては、蓄積した電荷を直接に
検出しているために、読み出し信号は数１０〜数１００
ｍＶ程度であり、センスアンプはこの微小信号を検出し
、増幅しなければならない。

従って、センスアンプの感度によってセル容量の大きさ
の下限が決定され、キャパシタ面積の縮小が制限されて
しまう。

しかも、今後は短チャネル長のＭＯＳＦＥＴが普通とな
ることが予想されるため、センスアンプの感度を向上さ
せることは困難と考えられる。

これは、短チャネル長のＭＯＳ ＦＥＴでは短チヤネル
効果を有するために、しきい値電圧がチャネル長に依存
する結果、チャネル長のばらつきによって、センスアン
プ感度を悪化させるしきい値電圧のばらつきが大きくな
ることによる。

更にまた、読み出し信号の増幅を高速に行なうためには
、タイミングを考慮した複雑なりロック信号を用いざる
を得ないという問題も有している。

従って、このような従来のＩＴｒセルを用いて高密度、
高速化を同時に達成するには、非常な困難が予想される
。

また、ダイナミック・ランダム・アクセス・メモリに好
適な半導体装置としては、第２図Ａに示したようなもの
が提案されている（特開昭５３−９７３８４）。

同図は２つのメモリセルの構造を示しており、ＭＯＳ
ＦＥＴとしてｐチャネル型を用いた場合；ｐ型半導体基
板９の上に設けられたｎ型半導体領域１０に、ｐ十拡散
領域１１，１２およびｎ十拡散領域１３，１４が形成さ
れている。

各ｎ十拡散領域１３の上にはそれぞれ電極１４が設けら
れ、これらの電極１４の間のｎ型半導体領域１０の上に
、絶縁膜１５を介してＭＯＳ ＦＥＴのケート電極１６
が設けられている。

電極１４およびゲート電極１６の表面は絶縁膜１７によ
って覆われ、その上に配線１８が形成されている。

この配線１８が前記絶縁膜上に接触する部分は、ＭＯＳ
ＦＥＴのゲート電極１９を形成している。

更に、前記電極１４とゲート電極１６とは、接続部２０
によって電気的に接続されており、この接続部２０が、
書き込み時および読み出し時のビット線に相当する。

また、配線１８が書き込み時および読み出し時のワード
線、ｐ十拡散領域１２が書き込み時電荷供給線、ｎ十拡
散領域１４が読み出し時電荷供給線にそれぞれ相当し、
ｐ十拡散領域１１が電荷蓄積領域を形成している。

なお、２１は素子間分離用の絶縁層である。

第２図Ｂに、上記構成を有する半導体装置の動作クロッ
クを示す。

この半導体装置を構成するＭＯＳ ＦＥＴはしきい値電
圧１■のテプレツジョン型である。

また、ｐ型半導体基板９は接地電位０■、ｐ十拡散領域
１２およびｎ十拡散領域１４は共にＩＯＶにそれぞれ保
たれ、ｐ十拡散領域１１の電位が６．５■になると、そ
の周囲の空乏層がｐ型半導体基板９とｎ型半導体領域１
０との境界面に達し、チャネル領域２２がピンチオフ状
態となる。

同図ａ、ｂ、ｃは、それぞれワード線である配線１８に
印加されるクロックパルス、ビット線である接続部２０
の電位、電荷蓄積領域であるｐ十拡散領域１１の電位を
示す。

書き込み動作を行なう場合、先ず、ビット線である接続
部２０を、同図すに実線で示すｌ０Ｖ（１′１“情報と
する）か、もしくは破線で示す１３Ｖ（”Ｏ“情報とす
る）にプリチャージしておく。

ｔｏにおいて、ワード線の電位を１８Ｖに上昇させると
、これに追随して電荷蓄積領域の電位がＩＯＶになり、
情報がリセットされる。

ｔｌにおいて、ワード線の電位をＩＯＶに下降させると
、ゲート電極１９の下のチャネル領域２３が形成される
。

この時、電荷蓄積領域の電位も追随して下降しようとす
るが、ビット線の電位がｌ０Ｖ（”１“情報）である場
合には、ゲート電極１６の下のチャネル領域２４も形成
されるため、電荷蓄積領域であるｐ十拡散領域１１はｐ
十拡散領域１２と導通し、その電位は同図Ｃの実線で示
すようにｐ十拡散領域１２と同電位のＩＯＶに保たれて
、ワード線の電位変化に追随することができない。

これに対し、ビット線の電位が１３Ｖ（”Ｏ“情報）の
場合は、チャネル２４が形成されないため電荷蓄積領域
は孤立し、その電位は同図Ｃに破線で示すように約２■
に下降する。

ｔ２において、ワード線の電位を１５Ｖにしてチャネル
領域２３を消失させると、電荷蓄積領域の電位は、１“
情報の場合は１０■に保たれるが、０“情＠の場合には
２■から７■に上昇する。

前者の場合に１０■が維持されるのは、もしＩＯＶ以上
になるとｎ十拡散領域１４とのｐｎ接合が順方向バイア
スされ、ｐ十拡散領域１１によって構成される電荷蓄積
領域に電子が注入されて電位がＩＯＶ以上になるのを妨
げることによる。

最後に、ｔ３において、ワード線をＩＩＶ、ビット線を
１３Ｖにして待期状態となる。

この時、電荷蓄積領域の電位は、ワード線の電位変化に
追随して１“情報のときには６■、ゝ１０“情報のとき
には３■にそれぞれ下降して固定され、いずれかの情報
が書き込まれたこととなる。

この時、いずれの場合にもチャネル領域２２はピンチオ
フされている。

ここで、読み出しを行なう場合には、ｔ４においてワー
ド線の電位を１４．５Ｖに上昇させる。

この時、 １“情報が書き込まれていた場合には、電荷
蓄積領域の電位が６■から９．５■に上昇し、ピンチオ
フが解かれてチャネル領域２２が形成され、ｎ十拡散領
域１３と１４との間が導通状態となるために、ビット線
の電位はｎ十拡散領域１４と同電位のＩＯＶとなる。

これに対し、０“情報が書き込まれていた場合には、電
荷蓄積領域の電位が３■から６．５■に上昇するが、チ
ャネル領域２２が依然としてピンチオンされており、ｎ
十拡散領域１３と１４との間が非導通のため、ビット線
の電位は１３Ｖに維持される。

従って、このビット線の電位を検出することによって、
情報を読み出すことができる。

なお、リフレッシュするにはビット線において読み出さ
れた電位をそのまま書き込めばよく、ｔ５以降において
、先に述べた書き込みと同様の動作を行なう。

この時、ビット線に検出された電位１０Ｖで一力のＭＯ
Ｓ ＦＥＴのチャネル領域２４が形成されねばならない
ため、該ＭＯ８ＦＥＴは、ゲート電極１６の電圧および
ドレインに相当するｐ＋拡散領域１２の電圧がＩＯＶの
時にオン状態でなければならない。

従って、このＭＯＳ ＦＥＴはデプレッション型である
ことが条件となる。

このように、第２図に示すような半導体装置では、クロ
ックパルスを印加して電荷蓄積領域の電位を制御するた
めに多数のゲート電極を有しかつそれらが共通配線され
ていること、電極１４とゲート電極１６とがビット線に
該当する接続部２０によって接続されていること、情報
の書き込みはワード線に該当する配線１６と接続部２０
との各各に接続された２つのＭＯＳ ＦＥＴのゲート電
極１６と１９との交点で選択され、電荷供給線は別個に
ｐ十拡散領域１２として存在すること、クロックパルス
の電圧として６種類もの電圧が必要であること等をはじ
めとして、その構造および動作が極めて複雑なものとな
っている。

また、構造内にｐ十〇十接合を有するために耐圧上好ま
しくないこと、ＭＯＳ ＦＥＴはデプレッション型に限
られること等の構造上、動作上の欠点をも有している。

この発明は、以上のような状況に鑑みてなされたもので
あり、その目的は、より単純な構造と動作で高密度、高
速度の記憶回路を構成することが可能な半導体装置を提
供することにある。

このような目的を達成するためにこの発明による半導体
装置は、第１導電型を有する半導体基板上に設けられた
第２導電型を有する半導体領域の表面上に、絶縁膜を介
してゲート電極を形成し、該ゲート電極の１端部の前記
半導体領域に第１導電型を有する拡散領域を形成し、前
記ゲート電極の他端部の半導体領域に形成された他の第
１導電型を有する拡散領域の下方の前記半導体領域もし
くはゲート電極と絶縁分離して形成された電極の下方の
前記半導体領域に、埋め込みチャネル部を形成して、蓄
積された電荷量に応じて変動するこのチャネル部の電流
を検出することにより、読み出し信号量を大きくしたも
のである。

以下、実施例を用いてこの発明による半導体装置を詳細
に説明する。

第３図は、この発明による半導体装置の一実施例を示す
断面図である。

これは、ＭＯＳ ＦＥＴ としてｎチャネル型を用いた
場合の例であり、ｎ型半導体基板１０１の上に形成され
たｐ型半導体層１０２に２つのｎ十拡散領域１０３ａお
よび１０３ｂが互いに独立に形成されている。

この２つのｎ＋拡散領域１０３ａ 、１０３ｂに挾まれ
たｐ型半導体層１０２の表面上に、ゲート絶縁膜１０４
を介してＭＯＳ ＦＥＴのゲート電極１０５が形成され
ており、このゲート電極１０５には書き込み時ワード線
端子Ａが接続されている。

ｐ型半導体層１０２にはまた、前記ｎ十拡散領域１０３
ａ、１０３ｂと分離して２つの電極が設けられており、
この電極からは、それぞれ読み出し時ビット線端子Ｂお
よび接地端子Ｃが引き出されている。

この２つの電極は、いずれも図示されていないが通常の
プロセス技術によってｐ型半導体層１０２にオーミック
接触するように形成されている。

同様に、ｎ＋拡散領域１０３ａに設けられた図示しない
電極からは、書き込み時ビット線および読み出し時ワー
ド線端子りが引き出されている。

前記Ω十拡散領域１０３ａと１０３ｂとの間にはＭＯＳ
ＦＥＴのチャネル１０６が形成され、ｎ十拡散領域１
０３ｂの下方のｐ型半導体層１０２には、埋め込みチャ
ネル１０７が形成されている。

ｎ十拡散領域１０３ｂから埋め込みチャネル１０７に拡
がる空間電荷層１０８は、ｎ十拡散領域１０３ｂに供給
される電荷量に応じてその幅が変化する。

以下、上記構成を有する半導体装置の動作を詳細に説明
する。

その場合、接地端子Ｃの電位は一貫してＯ■に保たれる
。

先ず、書き込み動作を行なう場合、書き込み時ビット線
および読み出し時ワード線端子りに、５ｖ （′Ｓ１“
情報の場合）かｏ ｖ （”ｏ“情報の場合）の電圧を
印加する。

次いで、書き込み時ワード線端子Ａに５■を印加すると
、書き込み時ビット線および読み出し時ワード線端子り
に５■が印加されている場合には、ｎ十拡散領域１０３
ｂからＭＯＳ ＦＥＴのチャネル１０６を通じて電子が
流出するために、該ｎ十拡散領域１０３ｂの周囲に形成
されている空間電荷層１０８は拡大し、ｐ型半導体層１
０２とｎ型半導体基板１０１との界面にまで達する。

この結果、埋め込みチャネル１０７がピンチオフされて
消失し、１“情報がメモリされる。

これに対し、書き込み時ビット線および読み出し時ワー
ド線端子りがＯ■の場合には、書き込み時ワード線端子
Ａに５■を印加しても空間電荷層１０８は拡大せず、埋
め込みチャネル１０７は形成されたままである。

次に、このように書き込まれた情報を読み出す場合には
、先ず書き込み時ビット線および読み出し時ワード線端
子りをＯ■とし、次いで読み出そうとするセル（選択セ
ル）の読み出し時ビット線端子Ｂに一３■を印加する。

ここで、読み出し時ビット線端子Ｂを接地端子Ｃに対し
て正電位とすると、ｐ型半導体層１０２とｎ十拡散領域
１０３ａとの間が順方向にバイアスされ、またｎ十拡散
領域１０３ｂの周囲に形成されている空間電荷層１０８
が縮小してしまう不都合があるために、上述したように
、読み出し時ビット線端子Ｂには接地端子Ｃに対して負
の電圧を印加する。

このように読み出し時ビット線端子Ｂと接地端子Ｃとの
間に電位差を与えることにより、埋め込みチャネル１０
７が空間電荷層１０８によってピンチオンされて消失し
ていれば、前記両端子間には電流が流れず、１“情報が
検出される。

これに対し、埋め込みチャネル１８７が維持されていれ
ば、前記両端子間に電流が流れ、′℃“情報を検出する
ことができる。

なおこの場合、非選択セルについては、書き込み時ビッ
ト線および読み出し時ワード線端子りに、０■の代わり
に５■を印加しておく。

このように、情報読み出しに際し、第１図に示した従来
一般的に用いられているもののように蓄積した電荷を直
接検出するのではなく、蓄積した電荷に応じて増幅され
る埋め込みチャネル１０７の電流を検出するため、読み
出し信号量を大きくすることができる。

また、第２図に示したものに比べ、電荷蓄積領域の電位
を制御するために特別のゲート電極を必要とせず、また
必要な電圧もわずか３種類であり、ＭＯＳ ＦＥＴはデ
プレッション型に限られない等、構造および動作が極め
て単純化される。

第４図は、この発明による半導体装置の他の実施例を示
す断面図であり、第３図と同一もしくは相当部分は同一
記号を用いてその詳細説明を省略する。

この場合には、ｎ十拡散領域１０３ｂと接地端子Ｃに接
続されている電極領域との間のｐ型半導体層１０２の表
面上に、ゲート絶縁膜１０４を介してキャパシタの一力
の電極１０９が設けられており、これにキャパシタのゲ
ート電極端子Ｖｃが接続されている。

上記構成を有する半導体装置においては、キャパシタの
ゲート電極端子Ｖｃに例えば常時５■の電圧が印加され
る。

この結果、ｎ十拡散領域１０３ｂのみならずキャパシタ
の一方の電極１０９の直下のｐ型半導体層１０２の表面
部も電荷蓄積領域となる。

即ち、このキャパシタのゲート電極端子Ｖｃに前記電圧
を印加することによって、埋め込みチャネル１０７にお
ける空間電荷層１０８の形成を助長している。

この点を除いて、書き込みおよび読み出し動作は第３図
におけるものと全く同様に行なわれる。

この場合、電荷蓄積領域の電位を制御するために、キャ
パシタの一方の電極１０９が設けられているが、第２図
に示した従来の半導体装置が、多数のゲートを共通配線
で連ねて、それをクロックパルスによって動作させるた
めに大きな遅延時間を有するのに対し、このキャパシタ
の一力の電極１０９には常時一定電圧が印加されるのみ
であり、高速動作に有利である。

第５図は、この発明による半導体装置の更に他の実施例
を示す断面図であり、第３図と同一もしくは相当部分は
同一記号を用いてその詳細説明を省略する。

同図は、２つの記憶回路セルが共用端子を挾んで両側に
対称形に配置された構成を示しており、ｎ型半導体基板
１０１の上に形成されたｐ型半導体層１０２に、１個の
ｎ十拡散領域１０３ａおよびその両側に２個のｎ十拡散
領域１０３ｂが形成されている。

ｎ十拡散領域１０３ａと各ｎ十拡散領域１０３ｂとの間
のｐ型半導体層１０２の表面上には、ゲート絶縁膜１０
４を介してＭＯＳ ＦＥＴのゲート電極１０５がそれぞ
れ形成され、各ゲート電極１０５には、書き込み時ワー
ド線端子ＡＡが接続されている。

更に、前記各ｎ十拡散領域１０３ｂの外側のｐ型半導体
層１０２には、各ｎ＋拡散領域１０３ｂと分離してそれ
ぞれ電極が設けられ、該各電極には、読み出し時ワード
線端子ＢＢが接続されている。

これらの電極は、図示されていないが通常のプロセス技
術によってｐ型半導体層１０２にオーミック接触するよ
うに形成されている。

同様にｎ十拡散領域１０３ａに設けられた電極では、書
き込み時ビット線および読み出し時ビット線端子ＤＤが
接続されている。

上記構成を有する半導体装置において書き込み動作を行
なう場合、読み出し時ワード線端子ＢＢをＯ■に保ち、
書き込み時ビット線および読み出し時ビット線端子ＤＤ
に５Ｖ（”１“情報の場合）か０■（ゝ″０“情報の場
合）の電圧を印加する。

次いで書き込み時ワード線端子ＡＡに５■を印加すると
、書き込み時ビット線および読み出し時ビット線端子Ｄ
Ｄに５ｖが印加されている場合にはｎ十拡散領域１０３
ｂからＭＯＳ ＦＥＴのチャネル１０６を通して電子
が流出するために、このｎ＋拡散領域１０３ｂの周囲に
形成されている空間電荷層が拡大し、ｐ型半導体層１０
２とｎ型半導体基板１０１との界面にまで達する。

この結果、埋め込みチャネル１０７がピンチオンされて
消滅し、ゝゝ１“情報がメモリされることとなる。

これに対し、書き込み時ビット線および読み出し時ビッ
ト線端子ＤＤが０■のときは、空間電荷層１０８は拡大
せず、埋め込みチャネル１０７は維持される。

次に、選択セルの情報を読み出す場合には、先ず読み出
し時ワード線端子ＢＢを０■に保ち、書き込み時ワード
線端子ＡＡに一３■を印加する。

次いで書き込み時ビット線および読み出し時ビット線端
子ＤＤに一３■を印加して、読み出し時ワード線端子Ｂ
Ｂと書き込み時ビット線および読み出し時ビット線端子
ＤＤとの間に電位差を与え、両端子間が非導通か導通か
によって、埋め込みチャネル１０７が空間電荷層１０８
によって消失させられているか維持されているか、即ち
、蓄積されている情報が１′１“情報であるか′ＳＯ“
情報であるかを読み取ることができる。

この場合、書き込み時ビット線および読み出し時ビット
線端子ＤＤに一３■を印加する前に、予め書き込み時ワ
ード線端子ＡＡに一３■を印加したのは、書き込み時ビ
ット線および読み出し時ビット線端子ＤＤに一３Ｖを印
加した際に、ＭＯＳ ＦＥＴがオン状態となるのを避
けるためである。

なお、非選択セルについては、読み出し時ワード線端子
ＢＢに０■の代わりに一３■を印加しておく。

このように２つの記憶回路セルを１対にして用いること
により、第３図における読み出し時ビット線端子Ｂに相
当する端子が省略されるため、単位セル当たりのスルー
ホール数および配線数が減少し、セル面積を小さくする
ことができる。

また、読み出し端子間距離が第３図におけるＢ−Ｃから
ＢＢ−ＤＤに短縮されるため、チャネル抵抗が減少して
読み出し電流値が増大する。

この結果、回路動作が更に高速化される。

第６図は、この発明による半導体装置の他の実施例を示
す断面図であり、第５図と同一もしくは相当部分は同一
記号を用いてその詳細説明を省略する。

同図において、各口＋拡散領域１０３ｂと読み出し時ワ
ード線端子ＢＢに接続されている電極領域との間のｐ型
半導体層１０２の表面上に、それぞれゲート絶縁膜１０
４を介してキャパシタの一力の電極１０９が設けられ、
これら各キャパシタの一方の電極１０９には、それぞれ
キャパシタのゲート電極端子ＶＶｃが接続されている。

この場合、第４図におけると同様に、キャパシタのゲー
ト電極端子ＶＶｃに例えば５■の電圧を印加することに
よって空間電荷層１０８の形成が助長され、キャパシタ
の一方の電極１０９の直下のｐ型半導体層１０２の表面
部が電荷蓄積領域として機能する点を除けば、情報の書
き込みおよび読み出し動作は第５図について説明したも
のと全く同様に行なわれる。

第７図は、この発明による半導体装置の他の実施例を示
す断面図であり、第６図と同一もしくは相当部分は同一
記号を用いてその詳細説明を省略する。

即ち、この第７図においては第６図における各ｎ十拡散
領域１０３ｂが省略され、キャパシタの一力の電極１０
９の一端が、絶縁膜１１０を介してＭＯＳ ＦＥＴのゲ
ート電極１０５にオーバーラツプするように形成されて
おり、このキャパシタ部が、電荷蓄積領域となる。

このように、ｎ十拡散領域１０３ｂが省かれたことによ
ってチャネル抵抗が低減するために、読み出し電流が更
に増大し、より一層の高速化がはかられる。

このｎ十拡散領域１０３ｂを除いたことは更に、以下に
述べるように、構造設計に際してｐ型半導体層１０２の
厚さｄやその不純物濃度ＮＡの選択自由度を増大させる
効果を有する。

即ち、該ｐ型半導体層１０２の厚さｄは、前記電荷蓄積
領域に電荷が蓄積されない０“状態の時に埋め込みチャ
ネル１０７が形成されていなければならないことによっ
て、その最小値ｄｍが決定される。

また、一定値以上の書き込み電圧で１“状態となってい
る時には埋め込みチャネル１０７が形成されてはならな
いという条件から、その最大値ｄ ｍａｘが決定され、
ｐ型半導体層１０２の厚さｄは、このｄ＃とｄｍａｘと
の間で選択されなければならない。

第７図において、これらｄｍおよびｄｍａｘはそれぞれ
次のように表わされる。

ここで、Ｋｓｉはシリコンの比誘電率、ε０は真空中の
誘電率、ｑは電気素量、ｎｉは真性不純物濃度、ｋはボ
ルツマン定数、Ｔは絶対温度、Ｖｗは情報書き込み電圧
、ＶＦＲはフラットバンド電圧、Ｃｏｘはゲート酸化膜
容量である。

これに対し、第６図においてはｄ ｙｎｉｎが次式で表
わされる。

ここで、Ｖｂｉは拡散電位差、ｘｊはｎ十拡散領域１０
３ｂの深さである。

そこで、ｐ型半導体層１０２の不純物濃度ＮＡの変化に
対するｄ藤およびｄ ｍａｘの値の変化を第８図に示す
。

この場合、Ｖｗは５ＶｔＶＦＢ）ま−０．９５Ｖ、ｘｊ
は０．２５μｍであり、ゲート酸化膜厚は３００人であ
る。

同図において、ｄ ｍａｘがｐ型半導体層１０２の厚さ
ｄの最大値を示しているのに対し、ｄ ｙｎｉｎ Ｉは
０＋拡散領域１０３ｂがある場合の最小値を示し、ｄ
ｖｔｉｎ Ｉ［はｎ十拡散領域１０３ｂがない場合の最
小値を示している。

この第８図から、第７図の実施例のようにｎ十拡散領域
１０３ｂを除くことによって、ｐ型半導体層１０２の厚
さｄとその不純物濃度ＮＡとの選択自由度が大幅に増大
することが明らかである。

第９図は、この発明による半導体装置の更に他の実施例
を示す断面図であり、第６図と同一もしくは相当部分は
同一記号を用いてその詳細説明を省略する。

これは、電荷蓄積領域の形成にスタックド・キャパシタ
（Ｓ ｔａｃｋｅｄ Ｃａｐａｃ １ｔｏｒ ）を利
用した例であり、絶縁膜１１０を介して対向する電極１
１１，１１２が、キャパシタの両電極を構成している。

この場合、該キャパシタは素子間分離絶縁層１１３の表
面上に延在させて形成することができ、この部分の面積
が有効に活用されるため、記憶回路１セル当たりの占有
面積が更に縮小される。

なお、上述した実施例においては、記憶回路１セルもし
くは対称形に組み合わせた１対の記憶回路セル自体の動
作にのみ注目して説明したが、実際には、上述したよう
なセルが多数、マトリクス配列されて用いられるのが普
通である。

−例として第１０図に、第４図の実施例を用いてメモリ
アレイを構成する場合の各端子の配線方向を、Ｘ方向、
Ｙ方向として示す。

この場合、読み出しに際しては前述したように、選択セ
ルの書き込み時ビット線および読み出し時ワード線端子
りにＯ■、非選択セルのそれには５■の電圧がそれぞれ
印加される。

同様に、第５図の実施例によってメモリアレイを構成す
る際の配線方向を第１１図に示す。

この場合には、読み出し時において前述のように、選択
セルの読み出し時ワード線端子ＢＢに０■、非選択セル
のそれに一３Ｖが印加される。

以上説明したように、この発明による半導体装置におい
ては、情報として蓄積された電荷を直接検出するのでは
なく、その蓄積された電荷に応じて形成される空間電荷
層の幅によって埋め込みチャネル部の電流を変化させ、
この電流を検出するようにしたことにより、従来の電荷
量を直接検出していた場合に比べ、読み出し信号を大き
くすることができる。

また、２つの記憶回路セルを対称形に構成し、書き込み
時ビット線端子と読み出し時ビット線端子という全く機
能の異なる２つの端子を１つに構成して共用した場合、
スルーホール数および配線数を減少させることができる
ため、より高密度の記憶回路を実現することが可能とな
る。

更に、読み出し端子間の距離を短縮できるため、チャネ
ルの抵抗が減少し、読み出し電流が増大する結果、動作
速度がより高速化される。

また、装置を構成しているＭＯＳ ＦＥＴと情報蓄積用
のＭＯＳキャパシタとの間の拡散領域を省いた場合には
、チャネル抵抗が更に低減されてより一層の高速動作化
が実現できると共に、構造設計する際の半導体層の厚さ
や基板不純物濃度の選択自由度が増大する等の種々優れ
た効果を有する。

【図面の簡単な説明】

第１図および第２図Ａはそれぞれ従来の半導体装置の一
例を示す断面図、第２図Ｂは同図Ａの半導体装置におけ
る動作クロックを示す波形図、第３図はこの発明による
半導体装置の一実施例を示す断面図、第４〜７図はそれ
ぞれこの発明による半導体装置の他の実施例を示す断面
図、第８図は第６図および第７図におけるｐ型半導体層
の不純物濃度とその厚さの最大値、最小値との関係を示
す特性図、第９図はこの発明による半導体装置の更に他
の実施例を示す断面図、第１０図および第１１図はそれ
ぞれこの発明による半導体装置によってメモリセルアレ
イを構成する場合の配列方向の一例を示す図である。 １０１・・・・・・ｎ型透導体基板、１０２・・・・・
・ｐ型半導体層、１０３ ａ 、 １−０３ ｂ−・・
・・・ｎ＋拡散領域、１０４・・・・・・ゲート絶縁膜
、１０５・・・・・・ゲート電極、１０６・・・・・・
チャネル、１０７・・・・・・埋め込みチャネル、１０
８・・・・・・空間電荷層、１０９・・・・・・キャパ
シタの一方の電極、１１０・・・・・・絶縁膜、１１１
゜１１２・・・・・・キャパシタの両電極。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型を有する半導体基板と、該半導体基板上
   に形成された第２導電型を有する第１の半導体領域と、
   該第１の半導体領域に形成された第１導電型を有する第
   ２の半導体領域と、前記第１の半導体領域に前記第２の
   半導体領域から分離して形成された電極と、該電極と前
   記第２の半導体領域との間の前記第１の半導体領域に前
   記電極と第２の半導体領域とから分離して形成された第
   １導電型を有する第３の半導体領域と、該第３の半導体
   領域と第２の半導体領域との間の前記第１の半導体領域
   上に絶縁膜を介して形成されたゲート電極とを備え、前
   記第１の半導体領域は、前記第３の半導体領域と前記半
   導体基板との間にその導通が前記第３の半導体領域から
   拡がる空間電荷層によって制御されるチャネル部を有し
   、かつ前記ゲート電極の下方にその導通が前記ゲート電
   極の電位によって制御されるチャネル部を有しているこ
   とを特徴とする半導体装置。 ２ 第１導電型を有する半導体基板と、該半導体基板上
   に形成された第２導電型を有する第１の半導体領域と、
   該第１の半導体領域に形成された第１導電型を有する第
   ２の半導体領域と、前記第１の半導体領域に前記第２の
   半導体領域から分離して形成された第１の電極と、該第
   １の電極と前記第２の半導体領域との間の前記第１の半
   導体領域の表面上に絶縁膜を介して形成された第２の電
   極と、該第２の電極と前記第２の半導体領域との間の前
   記第１の半導体領域上に絶縁膜を介して形成されたゲー
   ト電極とを備え、前記第１の半導体領域は、前記第２の
   電極の下方にその導通が前記第２の電極の下方に拡がる
   空間電荷層によって制御されるチャネル部を有し、かつ
   前記ゲート電極の下方にその導通が前記ゲート電極の電
   位によって制御されるチャネル部を有していることを特
   徴とする半導体装置。