NL8100647A

NL8100647A - Halfgeleidergeheugeninrichting.

Info

Publication number: NL8100647A
Application number: NL8100647A
Authority: NL
Original assignee: Nippon Telegraph & Telephone
Priority date: 1980-10-08
Filing date: 1981-02-11
Publication date: 1982-05-03
Also published as: DE3106197A1; GB2087642A; FR2491666A1; US4449142A; FR2491666B1; CA1164562A; DE3106197C2; GB2087642B

Description

t -- m -1- 21742/JF/jg

Aanvrager: Nippon Telegraph & Telephone Public Corporation, Tokio, Japan. Korte aanduiding: Halfgeleidergeheugeninrichting.

De uitvinding heeft betrekking op een halfgeleidergeheugeninrich- 5 ting.

Ofschoon er verschillende soorten halfgeleidergeheugeninrichtingen zijn voorgesteld, blijft het nog steeds een onderwerp van onderzoek en ontwikkeling, een dergelijke halfgeleidergeheugeninrichting van het type met een dynamisch vrij toegankelijk geheugen te verkrijgen, waarin zowel 10 een grote werksnelheid als een grote pakkingsdichtheid wordt gerealiseerd. Als een MOS-(metaal-oxyde-halfgeleider) type dynamisch vrij toegankelijk geheugen onder de hierboven genoemde halfgeleidergeheugeninrichtingen is de zogenaamde enkeltransistorgeheugencel één van de hoofdtrends op dat gebied van de techniek. Deze cel is samengesteld uit één MOS-type veldeffekt-15 transistor (MOSFET) en één condensator.

Een geheugencel van deze soort is beschreven in bijvoorbeeld IEEE Journal of Solid-State Circuits, vol. SC-7, no. 5, oktober 1972, blz. 336 tot 340. De beschreven geheugens blijken voordelen te hebben bij het bereiken van een hoge pakkingsdichtheid, dankzij het geringe aantal 20 vereiste elementen. Bij dergelijke geheugens echter, wordt elektrische lading, geschreven in een condensator, direct bij het uitlezen gedetecteerd, hetgeen de volgende problemen tot gevolg heeft. Bij deze structuur is het namelijk vereist het gebied van de condensator te minimaliseren, ten einde een grote geheugencapaciteit te realiseren, alsmede een hoge 25 pakkingsdichtheid. Als een gevolg hiervan wordt een uitgangssignaal, dat wordt uitgelezen uit het geheugen, overeenkomstig in grootte verzwakt en wel dusdanig dat dit ligt in het bereik van tientallen mV of honderden mV. Dit houdt in dat de schakeling in de opvolgende trap, dat wil zeggen een aftastversterker, voldoend gevoelig dient te worden ontworpen, om 30 het minutieuze uitgangssignaal van het geheugen te kunnen detecteren. Het gebruik van een dusdanig gevoelige aftastversterker,vraagt erom een signaal te versterken onder gebruikmaking van complexe klokpulsen. Vanzelfsprekend is er natuurlijk een begrenzing in de schakelingstechniek om de gevoeligheid van een aftastversterker te vergroten. In het bijzónder zal, onder 35 beschouwing dat MOSFET*s met een kort kanaal het grootste deel van de komende halfgeleiderelementen voor geheugens in beslag zullen nemen, het moeilijk zijn de gevoeligheid van het aftastversterker te vergroten, zonder de werksnelheid te verslechteren.Aan de hand van het hierbovenstaande 8100647 -2- * 21742/JF/jg . * . » kan worden gezien dat dit soort geheugens moeilijkheden ontmoet bij het realiseren van een geheugeninrichting met een grote snelheid en een grote pakkingsdichtheid.

Een ander voorbeeld van een halfgeleidergeheugeninrichting, die 5 geschikt is voor dynamische vrije toegang, wordt gevonden in het Amerikaanse octrooischrift 4.161,741, uitgegeven op 17 juli 1979, waarin een geheugencel wordt omschreven, die in combinatie MOSFET's, FET's van het overgangstype (JFET) en een condensator omvat, zodat een elektrische lading, opgeslagen in de condensator, indirect wordt gedetecteerd. Ofschoon een halfgeleidergeheugeninrichting van dit type is verbeterd met betrekking tot de hierboven genoemde stand van de techniek van de enkeletransistor-geheugencel in termen van het verkrijgen van een grotere snelheid en een grotere uitgelezen uitgang, heeft de structuur van dit geheugen om klok-pulsen toe te voeren naar een condensator met een relatief grote capaci-15 text voortplantingsvertraging tot gevolg,vanwege verbindingslijnweerstand en verbindingslijncapaciteit van de bedrading voor het toevoeren van de klokpulsen naar de condensator, en eveneens vanwege .de capaciteit van de opslagcondensator zelf, hetgeen een probleem zal zijn bij het verkrijgen van een grotere snelheid. Verder kunnen alleen MOSFET's van het verarmings-20 type worden gebruikt in de halfgeleidergeheugeninrichting van dit type, hetgeen een nadeel tot gevolg heeft bij het vervaardigen van een geïntegreerde inrichting met de MOSFET. Eveneens met betrekking tot het aspect van het verminderen van de afmetingen van één geheugencel, is deze geheugeninrichting nadelig, aangezien deze naast de minimale componentelementen 25 voor geheugenfunctie, een opfrisschakeling nodig heeft, die slechts na verscheidene uitleesbewerkingen wordt gebruikt.

Het is dan ook een algemeen doel van de onderhavige uitvinding te voorzien in een verbeterde halfgeleidergeheugeninrichting, geschikt voor werking met grote snelheid en met een grote pakkingsdichtheid.

30 Een pnder doel van de uitvinding is te voorzien in een halfgelei dergeheugeninrichting met een betrekkeiijk eenvoudige structuur en in staat informatie te schrijven en te lezen met een relatief eenvoudige tijd-inrichting.

Het is een verder doel van-de uitvinding te voorzien in een half-35 geleidergeheugeninrichting, die een groot uitleesuitgangssignaal kan verschaffen, hetgeen een zeer gevoelige aftastversterker overbodig maakt.

Het is nog een ander doel van de uitvinding te voorzien in een halfgeleidergeheugeninrichting die kan worden gevormd door een MOSFET van óf het 8100647 * ς * rf -3- 21742/JF/jg verarmingstype, óf het verrijkingstype.

Het is nog een ander doel van de uitvinding te voorzien in een halfgeleidergeheugeninrichting die niet alleen de moeilijkheden bij de conventionele enkeltransistorgeheugencel opheft, maar eveneens het moge-5' lijk maakt dat de inrichting slechts één contactgat vereist, gelijksoortig als bij een kenmerkende enkeltransistorgeheugencel.

Het is nog een ander doel van de uitvinding te voorzien in een halfgeleidergeheugeninrichting die niet alleen de moeilijkheden bij de conventionele enkeltransistorgeheugencel opheft, maar eveneens mogelijk 10 maakt de bedrading in één geheugencel te vereenvoudigen, op gelijksoortige wijze als bij een kenmerkende enkeltransistorgeheugencel.

De uitvinding voorziet hiertoe in een inrichting van de in de aanhef genoemde soort, welke is gekenmerkt, doordat deze omvat: een substraat, een eerste halfgeleidergebied met een eerste geleidbaarheidstype, 15 gevormd op het substraat, een stuurelektrode isolerende film, gevormd op het eerste halfgeleidergebied, een eerste halfgeleidergebied met een eerste geleidbaarheidstype, gevormd op het substraat, een stuurelektrode isolerende film, gevormd op het eerste halfgeleidergebied, een eerste stuurelektrode, aangebracht op de stuurelektrode-isolerende film, een tweede halfgeleider-20 gebied met een tweede geleidbaarheidstype, gevormd in het eerste halfgeleidergebied met betrekking tot een einde van de stuurelektrode, een eerste ladingsopslaggedeelte, apart gevormd van het tweede halfgeleidergebied en met betrekking tot het andere einde van de stuurelektrode en middelen voor het detecteren van de geleidbaarheid van een begraven kanaal, gevormd tussen 25 het substraat en een ruimteladingslaag, die is gevormd in het eerste halfgeleidergebied in overeenstemming met een hoeveelheid elektrische lading, toegevoerd naar het ladingsopslaggedeelte, alsmede in een inrichting van de in de aanhef genoemde soort, welke is gekenmerkt, doordat deze omvat: een substraat, een halfgeleiderlaag van een eerste geleidbaarheids-30 type, gevormd op het substraat, een stuurelektrode-isolerende film, aan-gebracht op de halfgeleiderlaag, een eerste elektrode,aangebracht op de stuurelektrode-isolerende film, een eerste en een tweede halfgeleidergebied, beide van een tweede geleidbaarheidstype en afzonderlijk van elkaar aangebracht in de halfgeleideèlaag om samen met de eerste elektrode een 35 veldeffekttransistor te vormen, een tweede elektrode, verbonden met het eerste halfgeleidergebied en een derde elektrode, aangebracht op een gedeelte van de halfgeleiderlaag, dat ligt tegenover het eerste halfgeleidergebied, waarbij het tweede halfgeleidergebied daartussenin is aangebracht, 8100647 t i t $ ·« -4- 21742/JF/jg waardoor selectief de informaties"1" en "0" iri overeenstemming met de geleidbaarheid van een kanaal, gevormd tussen het eerste halfgeleidergebied en het substraat, onder besturing van spanningen, opgedrukt op de respectieve elektroden, wordei opgeslagen.

5 Een halfgeleidergeheugeninrichting volgens de uitvinding omvat een stuurelektrode, gevormd middels een isolerende film op een oppervlak van een halfgeleidergebied met een eerste geleidbaarheidstype, aangebracht op een substraat, een gediffundeerd gebied met een tweede geleidbaarheids-type, gevormd in het halfgeleidergebied aan één einde van de stuurelek-trode en een begraven kanaalgedeelte, gevormd op een gedeelte van het halfgeleidergebied, dat zich bevindt beneden een ladingsopslaggedeelte, dat is gevormd met betrekking tot het andere einde van de stuurelektrode, waardoor een uitleessignaal wordt verkregen door het detecteren van stroom in het kanaalgedeelte, welke in overeenstemming met een opgeslagen lading 15 varieert.

Het ladingsopslaggedeel-te kan een gediffundeerd gebied zijn met een tweede geleidbaarheidstype, aangebracht in het eerste halfgeleidergebied aan het andere einde van de stuurelektrode en kan als alternatief zijn aangebracht tussen een elektrode, die is gescheiden van de stuurelek-20 trode en het halfgeleidergebied onder de gescheiden elektrode.

De uitvinding zal nu gedetailleerd worden toegelicht aan de hand van de tekening, waarin: fig. 1 een doorsnedetekening is, welke een uitvoeringsvorm van een halfgeleidergeheugeninrichting volgens de uitvinding toont; 25 fig. 2 een equivalent schakelingsschema van de inrichting van fig.

1 is; de figuren 3A tot en met 30 en 4A en 4B doorsnedetekeningen zijn welke nuttig zijn voor het verklaren van de werking van de inrichting van fig. 1; 30 de figuren 5, 6A en 6B tekeningen zijn, welke een concreet voor beeld tonen van een halfgeleidergeheugeninrichting volgens de uitvinding; de figuren 7 tot en met 12 tekeningen zijn, welke modificaties tonen van een halfgeleiderinrichting volgens de uitvinding; fig. 13 een grafiek is, die de maximale waarden en de minimale 35 waarden van de dikte van een halfgeleiderlaag met betrekking tot de dote-ringsconcentratievariatie van een dergelijke laag toont; fig.' 14 een modificatie is van een halfgeleidergeheugeninrichting volgens de uitvinding; 8100647 d ft ( -5- 21742/JF/jg fig. 15 een tekening is, die de wijze van bedraden van de respectieve klemmen toelicht in het geval van een samenstelling van een geheu-genreeks onder gebruikmaking van de uitvoeringsvorm, getoond in fig. 8; en fig. 16 een tekening is, welke de wijze van bedraden van de res-5 pectieve klemmen toelicht in het geval van het samenstellèn van de geheu-genreeks onder gebruikmaking van de uitvoeringsvorm getoond in fig. 10.

De toelichting van de uitvinding zal geschieden aan de hand van voorkeursüitvoeringsvormen.

Fig. 1 toont een uitvoeringsvorm van een halfgeleidergeheugenin-10 richting, die in het bijzonder is toegepast op een geheugencel, die is samengesteld uit een N-kanaal-FET of -M0SFET van het verrijkingstype en met een geïsoleerde stuurelektrode, welke cel in een matrix in elke geheu-genplaats is aangebracht. De weergegeven halfgeleidergeheugeninrichting 100 maakt gebruik van een N-type halfgeleidersubstraat 101, waarop een 15 P-type halfgeleiderlaag 102 is gevormd, door een geschikte bekende techniek. Op een hoofdoppervlak van deze P-type halfgeleiderlaag 102 is voorzien in twee N+-type gediffundeerde gebieden 103a en 103b, die van elkaar zijn gescheiden. Een elektrode 105, die dient a-ls een stuurelektrode van een M0SFET, is aangebracht middels een stuurelektrode isolerende film 104 20 op het hoofdoppervlak van de P-halfgeleiderlaag 102, en wel tussen de twee M+-gediffundeerde gebieden 103a en 103b. De elektrode 105 is verbonden met een klem A van een woordlijn in een schrijfmodus,(waarnaar in het hierna volgende kortweg als woordlijnklem zal worden verwezen). Op de P-halfge-leiderlaag 102 is voorzien in twee afzonderlijke elektroden en wel op een 25 wijze dat daartussen de N+-gediffundeerde gebieden 103a en 103b zijn aangebracht, vanwaar elektroden zijn verbonden met een bitlijnklem B in een uitleesmodus en een geaarde klem C. Deze twee elektroden, ofschoon niet getoond, zijn gevormd door een conventionele bewehking, ten einde ohmse contacten op de P-halfgeleiderlaag te verzekeren. Op gelijksoortige wijze # 30 is een andere, niet-getoonde elektrode gevormd op het N+-gediffundeerde gebied 103a onder gebruikmaking van bekende bewerking voor het vormen van een doorgaand gat, zodat deze elektrode is verbonden met een klem D van de bitlijn in een schrijfmodus en een woordlijn in een uitleesmodus (waarnaar in het hiernavolgende kortweg zal worden verwezen als bit/woordlijn-35 klem). Een kanaal '106 van de M0SFET is dus gevormd tussen de N+-gedif-fundeerde gebieden 103a en 103b, terwijl is voorzien in een begraven kanaal 107 in de P-halfgeleiderlaag 102, beneden het N+-gediffundeerde gebied 103b. Een ruimteladingsgebied 108, zich uitspreiden! van het N -gedif- 8100647 % '» ·« * .% -6- 21742/JF/jg fundeerde gebied 103b naar het begraven kanaal 107, wordt gevarieerd in deze breedte in overeenstemming met een hoeveelheid elektrische lading, + # toegevoerd naar het N -gediffundeerde gebied 103b. Aldus geconstrueerde geheugencellen zijn ingericht op de respectieve kruising van de matrix.

5 Nu zal een toelichting worden gegeven met betrekking tot de gekozen cel.

In fig. 1 namelijk, is de klem A verbonden met de woordlijn en een signaal-bron 200, wekt een spanning van 5 V óp in de schrijfmodus en een spanning van 0 V in de uitleesmodus, de klem B met de bitlijn en een signaalbron 210 wekt een spanning van 0 V op in de schrijfmodus en een spanning van 10 -3 V in de uitleesmodus, de klem D met de bit/woordlijn en een informatiebron 220, die een spanning van 5 V opwekt (informatie "l”) of een spanning van 0 V (informatie "0") in de schrijfmodus en een spanning van 0 V (oftewel geopend) in de uitleesmodus en de klem C met een spanningsbron voor het constant verschaffen van de aardpotentiaal. In het geval van een niet-15 gekozen cel, wordt de klem.A voorzien van een spanning van 0 V in de schrijfmodus en de klem D wordt voorzien van een spanning van 5V.

Fig. 2 is een equivalent schakelingsschema van een geheugencel, getoond in fig. 1. Zoals te zien aan de hand van deze figuur, omvat de ge* heugencel volgens de uitvinding een MOSFET Tri en twee equivalente JFET's 20 Tr2 en Tr3. In het bijzonder komt het gebied 103a van het halfgeleiderge-heugen 100, getoond in fig. 1, overeen met een afvoerelektrode van de MOS-transistor Tri en een stuurelektrode van de overgangstransistor Tr2, terwijl het gebied 103b met een bronelektrode van de transistor Tri en de stuurelektrode van de overgangstransistor Tr3 overeenkomt. De stuurelektro-25 <Je en de afvoerelektrode van de transistor Tri zijn verbonden met de woord-lijnklem A en de bit/woordlijnklem D. De afvoerelektrode van de transistor Tr2 is verbonden met de bitlijn B, terwijl de bronelektrode van de transistor Tr2 en de afvoerelektrode van de transistor Tr3 onderling zijn verbonden. Verder is de bronelektrode van de transistor Tr3 verbonden met de ge-30 aarde klem C. Wanneer dus de ladingsdragers worden geïnjecteerd van de klem D in de afvoer van de MOSFET Tri, worden deze overgedragen naar de bron van de MOSFET Tri middels het kanaal ervan, (106 in fig. 1). Dankzij de ruimte-ladingslaag of verarmingslaag 108, zich uitspreidend rond het gebied 103b, wordt er een condensator Cp gevormd, dat wil zeggen ladingsopalagmiddelen 35 tussen de bron van de MOSFET Tri en de eerste halfgeleiderlaag 102, zoals getoond door streeplijnen in fig. 2. Overeenkomstig heeft de hierboven genoemde ladings overdracht van de afvoer naar de bron van de MOSFET Tri tot gevolg dat lading wordt opgeslagen in de condensator Cp. In overeen- 8100647 Λ + 9 -7- 21742/JF/jg stemming hiermee spreid de ruimteladingslaag 108, getoond door het gestippelde gebied in fig. 1 zich meer uit en bij gevolg versmalt het begraven kanaal 107, dat zich bevindt onder deze ruimteladingslaag 108 ( in de ver-tikale richting in fig. 1). Dit betekent dat de geleidbaarheid tussen de 5 klemmen B en C overeenkomstig varieert.

Het werkingsprincipe voor de hierboven geconstrueerde halfgelei-derinrichting, om te werken als een geheugencel, wordt hierna toegelicht onder verwijzing naar de figuren 3A tot en met 3D en 4A tot en met 4B. In fig. 3A wordt de klem B (de bitlijn bij schrijven), gehouden op 0-poten-10 tiaal, (informatie "O"), terwijl de klem A (de woordlijn bij schrijven) wordt voorzien van een grotere potentiaal dan een drempelspanning van de MOSFET, met andere woorden wordt voorzien in een spanning van 5 V om daardoor de MOSFET Tri geleidend te maken. Dan is de potentiaal van het gebied 103b 0 V in overeenstemming met die van het gebied 103a en bij gevolg 15 wordt slechts een geringe ruimteladingslaag 108 gevormd tussen de gebie«-den 103b en de laag 102, vanwege een ingebouwde potentiaal of een diffusie-potentiaal daartussen, waarin dus een toestand wordt verzekerd, waarin de ruimteladingslaag 108 a niet het substraat bereikt. Mu wordt de klem A-voorzien van een potentiaal onder V, dat wil zeggen 0 V om de MOSFET Tri niet

TH

20 geleidend te maken, zoals te zien in fig. 3B. Bij gevolg wordt er een gebied met een grote geleidbaarheid tot stand gebracht tussen het gebied 108b en het substraat 101, dat wil zeggen het begraven kanaal 107, hetgeen betekent dat een geleidende toestand is geschreven tussen het gebied 103b en het substraat 101.

25 Anderzijds, zoals te zien in fig. 3C, wordt, wanneer de klem D

wordt voorzien van een positieve potentiaal, dat wil zeggen 5 V (informatie "1") en de klem A wordt voorzien van een spanning van 5 V, de MOSFET Tri geleidend,zodat de potentiaal van het gebied 103b eveneens stijgt naar een positieve potentiaal, die wordt meegetrokken door die van het gebied 30 103a. Dit heeft tot gevolg dat een grote ruimteladingslaag 108 c zich uitspreidt tussen de gebieden 103b en het substraat 101, waardoor dus de toestand wordt verzekerd, waarin deze ruimteladingslaag 108c het substraat 101 bereikt. Daarna, wanneer de klem A wordt voorzien van een potentiaal van 0 V, dus onder om de MOSFET Tri niet geleidend te maken en de klem D 35 eveneens wordt voorzien van een potentiaal van 0 V, is het onmogelijk het gebied 103b op een positieve potentiaal te houden, gedurende een bepaalde tijdsperiode, waardoor dus een afgeknepen toestand nog steeds wordt gehandhaafd, waarin de ruimteladingslaag 108 d tussen het gebied 103 b en de halfge- 8100647 -8- 2X742/JF/jg + s * leiderlaag 102 dit substraat bereikt. Bij gevolg bestaat een gebied met een zeer kleine geleidbaarheid tussen het gebied 103b en het substraat 101 voor een bepaalde houdtijdsduur, hetgeen betekent dat een niet geleidende toestand is geschreven tussen de.klemmen B en C. Zoals hierboven omschreven, worden 5 bij deze uitvoeringsvorm binaire informaties van een geleidende toestand en een niet geleidende toestand tussen de klemmen B en C geschreven, door de potentialen, die selectief worden toegevoerd naar de klemmen A en D.

Vervolgens zal een uitleesbewerking worden toegelicht onder verwijzing naar de figuren 4A en 4B. Om de informatie uit te lezen wordt de 10 klem D (woordlijn bij uitlezen) van een te kiezen cel gehouden op 0 V oftewel geopend, ten einde de breedte van een ruimteladingslaag 108e tussen het gebied 103a en de laag 102 te onderdrukken binnen een klein bereik, zoals te zien in fig. 4A, zodat de ruimteladingslaag 108e niet het substraat 101 kan bereiken. Anderzijds wordt de andere woordlijn D bij uitlezen gehou-15 den op een positieve potentiaal van 5 V, ten einde een afgeknepen toestand te verzekeren, waarin een ruimteladingsgebied 108f tussen het gebied 103a en het substraat 101 ' zoals getoond in fig. 4B bereikt.

Bij gevolg wordt- de niet gekozen cel, verbonden met de bitlijn B bij uitlezen, die op zijn beurt is verbonden met de te kiezen cel, gedwongen in 20 een niet geleidende toestand tussen de klemmen B en C, zoals getoond in fig. 4B, vanwege de ruimteladingslaag 108f tussen het gebied 103a en het substraat 101 en ongeacht de informatie van de cel. Nu, wanneer een geschikt potentiaalverschil wordt opgedrukt tussen de klemmen B en C van de gekozen cel, in dit voorbeeld 0 V op de klem C en -3V op de klem B, wordt geleiding 25 of niet-geleiding tussen de klem B en C van een dergelijke cel gedetecteerd in overeenstemming met de geleiding of niet geleiding van het begraven kanaal 107 van de MOSFET, aangezien de vergroting van de ruimteladingslaag 108e tussen het gebied 103a en het substraat 101 slechts gering is,, zoals getoond in fig. 4A. Overeenkomstig wordt de informatie van de gekozen cel 30 uitgelezen aan de bitlijn B bij uitlezen. Bij de hierboven beschreven uitleesbewerking wordt de klem A altijd op 0 V gehouden.

Wanneer de klem B is gegeven met een positieve potentiaal met betrekking tot de klem C bij de hierboven beschreven uitleesbewerking zal er het ongemak zijn dat de halfgeleiderlaag 102 en het gebied 103a voorwaarts 35 zijn ingesteld, wanneer de klem D op 0 f is en dat de ruimteladingslaag, gevormd rond het gebied 103b is ingekrompen. Daardoor wordt de bitlijnklem B voorzien van een negatieve potentiaal met betrekking tot de geaarde klem C, zoals hiervoor toegelicht. Door het toevoeren van een dergelijk poten- 8100647 -9- 21742/JF/jg tiaalverschil tussen de klemmen B en C wordt een informatie "1" gedetecteerd, aangezien er geen stroom kan vloeien tussen de beidé klemmen, wanneer het begraven kanaal 107 is verdwenen door de afknijpwerking van de ruimteladingslaag 108. In tegenstelling hiertoe wordt, wanneer het begra-5 ven kanaal 107 blijft bestaan een informatie "O" gedetecteerd, vanwege een stroom, vloeiend tussen de klem B en C.

Zoals te zien aan de hand van het hierbovenstaande volgens de uitvinding is het mogelijk een groot uitleesuitgangssignaal te verkrijgen zonder gebruik.te maken van een condensator met een grote capaciteit. Dit is 10 zo omdat de uitlezing van informatie wordt uitgevoerd door het detecteren van een stroom door het begraven kanaal 107, die wordt gevarieerd in overeenstemming met de opgeslagen lading en niet door het direct detecteren van de opgeslagen lading zoals op een bekende, populaire wijze. Overeenkomstig maakt de geheugeninrichting noch een kostbare aftastversterker 15 noodzakelijk, die gevoelig genoeg is voor het versterken van een zwak uitgangssignaal, uitgelezen uit de geheugencel, noch complexe klokpulsen zijn bepaald onder in beschouwing neming van de werkingstijdtelling. Het is eveneens een voordeel van de uitvinding dat een voortplantingsvertraging door een opslagcondensator bij de schrijf- en uitleesbewerkingen van het 20 geheugen niet wordt veroorzaakt, omdat een dergelijke structuur zoals het rechtstreeks' toevoeren van klokpulsen naar de condensator handig is ontweken. Dit maakt het de geheugeninrichtingen van de uitvinding mogelijk te genieten van een superieure werking in termen van grote snelheid, met betrekking tot welke bekende geheugeninrichting dan ook. Verder omvat in deze 25 geheugeninrichting de cel het minimale aantal componentelementen dat noodzakelijk is voor het schrijven en lezen van informatie, zodat de geheugencel slechts een gering gebied, zoals in beslag genomen door één MOSFET vereist, zelfs wanneer de cel twee equivalente JFET's omvat, waardoor dus een structuur wordgerealiseerd die het geschiktst is voor een werking 30 met grote snelheid. De geheugenstructuur van de uitvinding maakt het eveneens mogelijk dat een halfgeleiderlaag, aanzienlijk in dikte kan worden verminderd, hetgeen leidt tot een verlichting van de hoeveelheid ladings-verzameling, die zachte fouten veroorzaken onder de ladingen, verschaft door alfa-deeltjes van de radioactieve substanties zoals uranium, thorium 35 etc., die zijn vervat in keramiek, dat wordt gebruikt om een IC-chip te omhullen. De geheugencel van de uitvinding biedt vier keer zoveel weerstand tegen de zachte fouten door alfa-deeltjes dan de bekende enkeltransistor-geheugencellen.

8100647 « V .

.it .

-ΤΟ- 21742/JF/jg

De figuren 5, 6A en 6B tonen een concreet voorbeeld van een structuur van één géheugencel, die een halfgeleidergeheugeninrichting volgens de uitvinding belichaamt, waarbij als de klem C en de bitlijn B bij uitlezen een halfgeleidergebied 102 wordt gebruikt, welk de klemmen B en C om- 5 vattendvolledig is omgeven door isolerende lagen 120a en 120b en een Half-___ geleidersubstraat 101 met een type geleidbaarheid, dat tegenovergesteld is aan dat van het gebied 102. De klemmen B en C, eveneens getoond in fig. 1 zijn aangebracht in de halfgeleider 102, terwijl de klem A, die tegelijkertijd wordt gebruikt als een stuurelektrode 105 is gevormd van een 10 metaal of een polykristallijne siliciumlaag, die is gedoteerd. Op deze laag 105 is een geleidende laag 122 aangebracht, welke dient als de klem D, in dusdanige richting, dat deze de laag 105 kruist met een tussenlaag-isolerende film 123 daartussen. De geleidende laag 122 is verbonden met het gebied 103a middels een contactgat 124, dat loopt door de isolerende laag 15 123 en 120b. Opgemerkt dient te worden dat bij deze inrichting volgens de figuren 5, 6A en 6b slechts één contactgat wordt gebruikt voor elke geheu-gencel. Het zal eveneens worden begrepen aan de hand van deze uitvoeringsvorm, in het bijzonder aan de hand van fig. 5, dat een chipgebied per cel van de geheugencel. volgens de uitvinding in hoofdzaak gelijk is aan het ge-20 bied, in beslag genomen door één MQSFET, hetgeen aanzienlijk kleiner is dan dat van de bekende enkeltransistor-geheugencel.

Aarmemend nu dat bij de uitvoeringsvorm van fig. 1 een doterings- 15-3 concentratie (N^5 van de halfgeleider 102 P = 5 x 10 cm is, een drem -

pelspanning (V ) van de MOSFET 0,5 V is en een schrijfspanning (V ) van TH D

25 · de klem D en een stuurelektrodespanning (:V ) van de klem A, respectievelijk

A

0 V en 5 V zijn, zijn de dimentiotiele vereisten van de inrichting als volgt. Een vergroting van de breedte W van de ruimteladingslaag 108 aan-groeiend vanaf het gebied 103b naar de halfgeleider 102 wordt uitgedrukt als 30 ,-;-* Υί = 2K · to * (Vbi + V) ..... (1) / waarin εο de permittiviteit van de vrije ruimte is, K de diélektrische constante van de laag 102, Q de grootte van de elektronische lading, 35 Vb. het ingebouwde potentiaalverschil en V een potentiaalverschil tussen het gebied 103b en laag 102. Bij de schrijfconditie van een geleidende toestand, dat wil zeggen wanneer V 5 5 V en V. = 0 V, is de potentiaal

A

van het gebied 103b eveneens 0 V en dan is de breedte W 0,5 micrometer, 81 006 4 7 ~~ —' -11- 21742/JF/jg aangezien V = O in vergelijking (1). Bij de schrijfconditie van een niet-geleidende toestand, dat wil zeggen V = 5 V en V = 5 V, is de potentiaal Ά· Lf van het gebied 103b in hoofdzaak gelijk aan de potentiaal van het gebied 103a, verminderd met V..... van de MOSFET. Dan is de breedte W 1,2 micrometer,

TH

5 aangezien in de vergelijking (1) V * V - V = 4,5 V. Overeenkomstig D In dient, wanneer de diepte van het gebied 103b op rond 0,3 micrometer wordt gekozen, de diepte van de laag 102 in het bereik van 0,S tot en met 1,5 micrometer te liggen, waarbij deze diepte de eerstgenoemde waarde kan aannemen.

10 Fig. 7 toont een modificatie van een halfgeleidergeheugeninrich- « ting volgens de uitvinding, waarbij de klemmen D en B in fig. 1 gemeenschappelijk zijn gemaakt. De schrijf bewerking van deze uitvoeringsvo.rm is dezelfde als die van fig. 1, terwijl de uitlezing wordt uitgevoerd door het toevoeren van een voorwaarts· spanningsverschil over de PN-overgang tus-15 sen klem B, gemeenschappelijk met de klem D en de klem C, ten einde geleiding, of niet-geleiding daartussen te detecteren. Dit gecombineerde gebruik van de klemmen D en B , getoond in fig. 1, maakt het mogelijk een klem, overeenkomend met de bitlijnklem B bij uitlezing in fig. 1 weg te laten, hetgeen resulteert in een vermindering van het aantal bedradin-20 §en en derhalve een kleiner gebied van de cel in beslag neemt. Het draagt eveneens bij de afstand in te korten tussen de uitleesklemmen en een grotere uitleesstroom te verkrijgen, vanwege de vermindering van de'kanaalweer-stand. Bij gevolg wordt verder een grotere werkingssnelheid van de inrichting gerealiseerd.

25 Fig. 8 is een andere uitvoeringsvorm van een halfgeleidergeheu- geninrichting volgens de uitvinding, waarbij een MIS (metaal-isolator-halfgeleider)-type condensator met een condensatorelektrode is toegepast, op dusdanige wijze, dat een ladingsopslaggebied een condensator Ca omvat, waarin wordt voorzien naast en aangrenzend aan het gediffundeerde gebied 30 103b in de hiervoor besproken uitvoeringsvorm. Bij de volgende beschrijving van fig. 8 zijn aan dezelfde of gelijksoortige onderdelen als in fig. 1 dezelfde referentiekarakters gegeven, ten einde de verklaringen daarvan achterwege te laten. Op een oppervlak van de P-halfgeleiderlaag 102 tussen het N -gediffundeerde gebied 103b en het elektrodegebied, verbonden met 35 de geaarde klem C is voorzien in één elektrode 109 van de condensator Ca middels de stuurelektrode isolerende film 104, welke elektrode 109 is verbonden met een elektrodeklem Vc. Bij de halfgeleiderinrichting, geconstrueerd zoals hierboven, wordt de elektrodeklem Vc van de condensator Ca al- 8100647 4 \ .

-12- 21742/JF/jg tijd voorzien van een spanning van bijvoorbeeld 5V. Bij gevolg worden de ladingsopslaggedeelten niet alleen door het gediffundeerde gebied 103b gerealiseerd maar eveneens door een oppervlaktegedeelte van de P-halfgeleiderlaag 102 juist beneden de ene elektrode 109 van de condensator Ca. In het bijzon-5 der wordt de aangroeiing van de ruimteladingslaag 108 bij het begraven kanaal 107 vergemakkelijkt door het toevoeren van de bovengenoemde spanning naar de elektrodeklem Vc van de condensator Ca. Met uitzondering hiervan is de werking van het schrijven en uitlezen op dezelfde wijze als in fig. 1. Ofschoon de ene elektrode 109 van de condensator Ca in deze 10 uitvoeringsvorm is aangebracht, wordt een dergelijke elektrode van de condensator Ca eenvoudigweg voorzien van een constante spanning te allen tijde in schril .contrast met de bekende halfgeleidergeheugeninrichtingen, waarbij vele stuurelektroden zijn gekoppeld met een gemeenschappelijke bedrading, om aangestuurd te worden door klokpulsen, zoals kenmerkend be-15 schreven in het Amerikaanse octrooischrift 4,161,741, hetgeen resulteert in een aanzienlijke voortplantingsvertraging. Dit kenmerk van de onderhavige uitvinding heeft een voordeel van het verkrijgen van een grotere werksnelheid.

Fig. 9 is nog een andere uitvoeringsvorm van de uitvinding, waar-20 bij de condensator Ca,getoond in fig. 8 is gevormd door een dubbele laag polykristallijn silicium. Bij deze uitvoeringsvorm is de condensator Ca aangebracht zonder het gediffundeerde gebied 103b. In het bijzonder is een isolerende laag 104 gevormd op een halfgeleiderlaag 102. Aan één einde . van de laag 104 is een gediffundeerde laag 103a gevormd, terwijl één elek-25 trode 109 van een informatie-opslageondensator is aangebracht aan het andere einde van de laag 104, liggend tegenover de plaats van het gebied 103a, waardoor de condensator Ca wordt gevormd. Een tussenlaag isolerende film 125 is aangebracht voor het bedekken van de elektrode 109 van de condensator. Op bovenoppervlakken van deze isolerende film 125 en de isole-30 rende laag 104 is integraal een woordlijn 105a bij uitlezen en een stuur-elektrode 105b van een MOSFET gevormd, met uitzondering van dat gedeelte van de laag 104, dat overeenkomt met het gediffundeerde gebied 103a. De aldus vervaardigde condensator Ca wordt voorzien van een constante spanning Vc, terwijl de elektrische lading wordt overgedragen van de condensa-35 tor Ca na de geleiding van de MOSFET. Daarna wordt een inversielaag of een diepe verarmingstoestand teweeg gebracht aan het oppervlak van de halfgeleiderlaag 102 in de condensator Ca, zodat het mogelijk is de breedte van een ruimteladingslaag gelijksoortig aan de voorafgaande uitvoerings- 8100647 -13- 21742/JF/jg vorm te sturen. Daardoor wordt dezelfde soort van voordelen zoals in fig, 8 eveneens in deze uitvoeringsvorm verwacht.

Fig. 10 toont nog een andere uitvoeringsvorm van»een halfgeleider-geheugeninrichting volgens de uitvinding, waarin dezelfde of gelijksoorti-5 ge delen als in fig. 1 hetzelfde verwijzingskarakter zijn gegeven, ten einde de verklaringen ervan *eg te laten. Deze uitvoeringsvorm toont de structuur, waarbij twee geheugencellen symmetrisch met betrekking tot elkaar zijn ingericht, waarbij een gemeenschappelijke klem centraal is ge- + + plaatst. Eén N -gediffundeerd gebied 103a en twee N -gediffundeerde gebie- 10 den 103b aan beide zijden van het gebied 103a zijn gevormd in een P-type halfgeleiderlaag 102, aangebracht op een N-type halfgeleidersubstraat 101. Stuurelektroden 105 van de MOSFET's zijH middels een stuurelektrode isolerende film 104 aangebracht op oppervlaktegedeelten van de P-halfgeleiderlaag 102, tussen de N+-gediffundeerde gebied 103a en de respectieve N -ge- 15 diffundeerde gebieden 103b en zijn verbonden met woordlijnklemmen AA bij * · ^ schrijven. Op de P-halfgeleiderlaag 102 buiten de respectieve N -gediffundeerde gebieden 103b is voorzien in twee elektroden, die beide zijn gescheiden van de gebieden 103b en verbonden met woordlijnklensnen BB bij uitlezen. Deze elektroden, ofschoon niet getoond, zijn gevormd voor het maken 20 van ohmse contacten met de P-halfgeleiderlaag 102 door de conventionele bewerking. Een elektrode, gelijksoortig gevormd op het N -gediffundeerde gebied 103a is verbonden met een klem DD van een bitlijn bij schrijven en van een bitlijn bij uitlezen.

Ten einde een informatie in de hierboven geconstrueerde halfgelei-25 dergeheugencel te schrijven, wordt de woordlijnklem BB bij uitlezen op 0 V gehouden, terwijl de klem DD van de schrijfmodusbitlijn en de uitlees-modusbitlijn wordt voorzien van öf 5 V,(wanneer de informatie ”1" is) of 0 V, (wanneer de informatie "0" is). Vervolgens wordt de woordlijnklem AA bij schrijven voorzien van 5 V. Daarna, wanneer de bitlijn/bitlijnklem 30 DD in een toestand is, waarin deze 5 V ontvangt, stromen elektroden weg van het N+* gediffundeerde gebied 103b middels een kanaal 106 van de MOSFET, zodat een ruimteladingslaag 108, gevormd rond het gebied 103b, zich voldoende vergroot om de begrenzing tussen de P-halfgeleiderlaag 102 en het N-halfgeleidersubstraat 101 te bereiken. Bij gevolg wordt een begraven 35 kanaal 107 afgeknepen, om te verdwijnen, hetgeen betekent dat een informatie "1" is opgeslagen. In tegenstelling hiertoe vergroot, wanneer de bit-lijn/bitlijn DD in een toestand van 0 V is, de ruimteladingslaag 108 zich niet en derhalve wordt het begraven kanaal gehandhaafd.

8100647 ι η -14- 21742/JF/jg ruimteladingslaag 108 of is gehandhaafd, dat wil zeggen om uit te lezen of de opgeslagen informatie "1" of "0" is. De reden waarom de woordlijn-klem AA wordt voorzien van -3 V, voorafgaand aan de toevoering van -3 V aan de bitlijn/bitlijnklem DD is om te vermijden dat de MOSFET geleidend.

5 wordt bij de toevoer van -3 V aan de klem DD.'/iat betreft een niet-gekozen cel, wordt de voordlijnklem BB voorzien van -3 V in plaats van 0 V.

Fig. 11 is een doorsnedetekèning, die een verdere uitvoeringsvorm van de halfgeleidergeheugeninrichting volgens de uitvinding toont, waarin dezelfde of gelijksoortige onderdel-en als in fig. 10 voorzien zijn van 10 hetzelfde verwijzingskarakter, ten einde de toelichtingen erop te kunnen weglaten. Een elektrode 109 van de condensatoren Ca , verbbnden met de con-i densatorelektrodeklemmen Wc zijn aangebracht middels een stuurelektrode- isolerende film 104, op oppervlaktegedeelten van een P-halfgeleiderlaag + 102 tussen N -gediffundeerde gebieden 103b en elektrodes verbonden met 15 woordlijnklemmen BB bij uitlezing. Op gelijksoortige wijze als bij fig. S, worden spanningen van bijvoorbeeld 5 V constant opgedrukt op de elektrode-klemmen Wc, ten einde ruimteladingslagen 108 te vormen, zodat oppervlaktegedeelten van de P-halfgeleiderlaag 102 juist beneden de ene elektrode 109 van de condensatoren Ca werken als ladingsopalaggebieden. Met uiizonde-20 riigvan dit punt, wordt schrijven en uitlezen van informatie op dezelfde wijze als in fig. 10 uitgevoerd.

Fig. 12 is een doorsnedetekening van een verdeie uitvoeringsvorm van een halfgeleidergeheugeninrichting volgens de uitvinding, waarin dezelfde of gelijksoortige delen als in fig. 8 hetzelfde verwijzingskarak-25 ter zijn gegeven, ten einde toelichting ervan achterwege te kunnen laten Het N+-gediffundeerde gebied 103b in fig. 8 is niet aangebracht in deze fig. 12, en in plaats daarvan zijn alle elektrodes 109 van de condensatoren,1 dienend als ladingsopslaggebied gevormd om gedeeltelijk de stuurelektrodes 105 van de MOSFET's te overlappen middels een isolerende film 110. Deze 30 weglating van de N+-gediffundeerde gebied 103b verschaft.niet alleen een vermindering in kanaalweerstand, waardoor een verdere vergroting van de werkingssnelheid mogelijk wordt, maar vergroot eveneens de vrijheid van de structuurontwerpen van dikte D en doteri'ngsconcentratie N van de P- Ά halfgeleiderlaag 102, hetgeen later zal worden beschreven. De minimale 35 waarde dmin voor’de dikte d van de P-halfgeleiderlaag wordt dusdanig bepaald, dat het begraven kanaal 107 kan worden gevormd in de "0"-toestand, waarin de lading niet is opgeslagen in het hierboven genoemde ladingsopslaggebied. Anderzijds wordt de maximale waarde dmax dusdanig bepaald, dat 8 1 0 0 6 4 7 1 c t -· -15- 21742/JF/jg

Voor het uitlezen van een informatie uit een gekozen cel, wordt de woordlijnklem BB bij uitlezen gehouden op 0 V en de woordlijnklem AA bij schrijven voorzien van -3 V. Daarna wordt de bitlijn/bitlijnklem DD voorzien van -3 V om een potentiaalverschil op te wekken tussen de klemmen 5 BB en DD, om daardoor, gebaseerd op geleiding of niet-geleiding tussen de beide klemmen te detecteren of het begraven kanaal 107 is verdwenen door de het begraven kanaal 107 niet kan worden gevormd in de "1"-toestand. De dikte d van de P-halfgeleiderlaag 102 wordt gekozen om te liggen binnen het bereik van dmin tot en mat dmax.

10 De dmin en dmax in fig. 12 zijn als volgt uitgedrukt: l2Ksi-io-(2f^ ..... (2)

dmin g.„A

,,, 15 ébb* -/—-; ..... ( s. „ - SI £n 5* ..... (4) T F % ni vs = 0( - ^2 -β ..... (5)

Ksi' £o?Na 20 tf- VW - VFB - 2fF + -“χ2· - ..... <6> , 4Ksi' f. (Vw - Vra - ψ)2--^. ..... <7) 25 waarin Ksi de diëlektrische constante van silicium is, ni de intrinsieke doteringsconcentratie, K de Boltzman constante, T de absolute temperatuur,

Vw de informatieschrijfspanning, V de vlakke bandspanning en Cox de capa-citeit van de stuurelektrode-oxyderingsfilm.

De dmin in fig. 11 wordt uitgedrukt door: 30 dmin j2KSi-ic-Vbi ..... (8) - 4 ?,na waarin V^. de ingebouwde potentiaal is en X. de diepte van het gediffundeerde gebied 103b.

35 Vervolgens zijn in fig. 13 variaties van dmin en dmax uitgezet met betrekking tot de variatie van de doteringsconcentratie van de P-halfgeleiderlaag 102 onder aanneming dat Vw, V_,.„,Xj en de dikte van de stuur- lüi

elektrode isolerende film, respectievelijk 5 V, -0,95 V, 0,25 m en 300 A

8100647 t - o ^ -16- 21742/JF/jg zijn. In de figuur is dmax een maximale waarde van de dikte d vatl de P- halfgeleiderlaag 102, terwijl dmin I en dmin II de minimale waarden ervan zijn, respectievelijk met en zonder het N -gediffundeerde gebied 103b.

Aan de hand van deze fig. 13 zal het duidelijk zijn dat de ontwerpvrijheid 5 voor dikte d en doteringsconcentratie N van de P-halfgeleiderlaag 102 aan- " + zienlijk wordt vergroot door het elimineren van het N -gediffundeerde gebied 103b zoals bij de uitvoeringsvorm van fig. 12. Verder kan in fig. 2 de ladingsopslageapaciteit, dat wil zeggen het condensatorgebied,worden geminimaliseerd tot rond 1/3 van dat van de bekende enkel-transistor geheu-10 gencel en bij gevolg kan het totale celgebied worden verminderd tot rond 2/3 van een bekende in het geval van een 256 Kbit RAM. Zelfs met het celgebied van 2/3 van de bekende, is de geheugencel van de uitvinding nog steeds in staat uitgangssignalen van rond drie keer groter dan daarvan op jre wekken.

15 Fig. 14 is een doorsnedetekening van een verdere uitvoeringsvorm van een geheugencel volgens de uitvinding, waarin dezelfde of gelijksoortige delen als in fig. 11 door hetzelfde verwijzingskarakter zijn aangegeven, om een verdere beschrijving daarvan te kunnen weglaten. Dit is een voorbeeld dat de ladingsopslaggebieden zijn gevormd uit op elkaar geplaatste 20 condensatoren, elk omvattende een tweetal elektroden die tegenover elkaar liggen middels een isolerende film om twee elektroden van een condensator te vormen. Bij deze structuur is het mogelijk de condensator gedeeltelijk op een oppervlak van een isolerende film te vormen, die de respectieve aangrenzende inrichtingen scheidt, waardoor op handige wijze gebruik wordt 25 gemaakt van een dergelijk gebied om een gebied in beslag genomen door elke geheugencel,verder te verminderen.

Ofschoon bij de voorafgaande uitvoeringsvormen beschrijvingen zijn gegeven onder verwijzing naar de werking van slechts één geheugencel, van een tweetal geheugencellen, die symmetrisch zijn ingericht, is het in 30 de praktijk zo dat een groot aantal geheugencellen van de hierboven beschreven structuur in de matrix zijn gerangschikt. Een dergelijk voorbeeld is getoond in fig. 15, waarin een geheugencelreeks wordt gevormd door de geheugencellen belichaamd in fig. 8, met de bedradingsrichtingen van de respectieve klemmen getoond door X en Y. Uitlezing wordt uitgevoerd zoals hier-35 voor beschreven door de toevoer van 0 V aan de klemmen D van de bitlijn bij schrijven en de woordlijn bij uitlezen van de gekozen cel en 5 V aan dergelijke klemmen van niet-gekozen cellen. Op gelijksoortige wijze zijn bedradingsrichtingen voor het vormen van een geheugencelreeks onder ge- 81 006 4 7

t V

-17- 21742/JF/jg bruikmaking van de geheugencellen van fig. 10 getoond in fig. 16. Uitle-zing van een gekozen cel wordt uitgevoerd door het toevoeren van OV aan de klem BB van de woordlijn bij uitlezen en -3 V aan dergelijke klemmen van niet gekozen cellen zoals hiervoor beschreven.

5 Zoals te zien aan de hand van de hierboven gegeven beschrijving, wordt in een halfgeleidergeheugeninrichting volgens de uitvinding het uitlezen van informatie uitgevoerd door het detecteren van een stroom door een begraven kanaal, welke stroom wordt gevarieerd door de breedte van de ruimteladingslaag, gevormd in overeenstemming met de opgeslagen lading en 10 niet door het rechtstreek» detecteren van de opgeslagen lading zelf. Daardoor wordt een grotaruitleessignaal verkregen dan bij de directe detectie van de opgeslagen lading. Aangezien het eveneens mogelijk is door een enkele gelijktijdige klem dergelijke twee klemmen van volkomen verschillende functies als een bitlijnklem bij schrijven en een bitlijnklem bij uitlezen 15 te vormen, kan het aantal< èdradingen worden verminderd, ten einde een geheugenschakeling te realiseren met een grotere pakkingsdichtheid. Het is bij deze uitvinding verder mogelijk de afstand tussen de uitleesklemmen te verkorten, hetgeen een grotere werksnelheid mogelijk maakt, vanwege de verminderde kanaalweerstand en vergrote uitleesstroom. In het geval dat een 20 gediffundeerd gebied is geëlimineerd tussen de MOSFET, die de geheugenin-richting vormt en een MOS-condensator voor het opslaan van informatie, wordt de kanaalweerstand verder verminderd, ten einde te voorzien in een grotere werksnelheid,waarbij tegelijkertijd de vrijheid van structuurontwerp wordt vergroot, wat betreft het kiezen van de dikte van de halfgeleiderlaag 25 en de doteringsconcentratie van het halfgeleidersubstraat.

Het is natuurlijk zo dat de onderhavige uitvinding niet beperkt is tot de beschreven voorkeursuitvoeringsvormen, maar kan worden gemodificeerd en toegepast op verschillende wijzen. Ofschoon in de hiervoorgaande uitvoeringsvormen N-kanaal MOSFET's zijn gebruikt, kunnen bijvoorbeeld 30 eveneens P-kanaal MOSFET's worden gebruikt. In een dergelijkvgeval, bijvoorbeeld in fig. 1, dienen voor de hand liggende wijzigingen te worden aangebracht, zodat het substraat 101 van het P-type is, de halfgeleiderlaag 102 van het N-type en dat de gediffundeerde gebieden 103a en 103b van het P+-type zijn. De klemnen B en C beschreven in de uitvoeringsvorm 25 van de figuren 5 en 6, welke dienen te zijn gevormd van dezelfde halfgeleiderlaag met de laag 102 kunnen zijn gevormd van een halfgeleidergebied met aetzelfde geleidbaarheids type en een grotere doteringsconcentratie dan de laag 102 (P+ in het voorbeeld). Bij dezelfde uitvoeringsvorm van de figuren 8100647 t , · -18- 217U2/JF/jg 5 en 6 kan een DSA (diffusie zelf uitgericht type MOSFET worden gebruikt met een P+-halfgeleiderlaag rond het gebied 103a of 103b. Het halfgeleider-substraat 101 in de beschreven uitvoeringsvorm kan worden vervangen door een dergelijk isolatorsubstraat zoals siliciumoxyde, saffier, spinel, 5 siliciumnitride of dergelijke. Gelijksoortige werkingen en voordelen met betrekking tot de beschreven uitvoeringsvormen zijn eveneens beschikbaar in het geval van de isolatorsubstraat. Het zal verder duidelijk zijn dat de middelen voor het detecteren van de aanwezigheid van een begraven kanaal,gevormd tussen de ruimteladingslaag en het substraat^bijvoorbeeld in Ί0 fig. l,kan worden aangebracht in een richting loodrecht'op het papierop-pervlak van de figuur, waarbij het begraven kanaal 107 daartussenin is aangebracht.

-CONCLUSIES- 8100647

Claims

1. Halfgeleidergeheugeninrichting, met het kenmerk, dat dez$ omvat: een substraat, een eerste halfgeleidergebied met een eerste geleid-5 baarheidstype, gevormd op het substraat, een stuurelektrode-isolerende film, gevormd op het eerste halfgeleidergebied, een eerste halfgeleidergebied met een eerste geleidbaarheidstype, gevormd op het substraat, een stuurelektrode isolerende film, gevormd op het eerste halfgeleidergebied, een eerste stuurelektrode, aangebracht op de stuurelektrode-isolerende 10 film, een tweede halfgeleidergebied met een tweede geleidbaarheidstype, gevormd in het eerste halfgeleidergebied met betrekking tot een einde van de stuurelektrode, een eerste ladingsopslaggedeelte, apart gevormd van het tweede halfgeleidergebied en met betrekking tot het andere einde van de stuurelektrode en middelen voor het detecteren van geleidbaarheid van een 15 begraven kanaal, gevormd tussen het substraat en een ruimteladingslaag, die is gevormd in het eerste halfgeleidergebied in overeenstemming met een hoeveelheid elektrische lading, toegevoerd naar het ladingsopslaggedeelte.

2. Geheugeninrichting volgens conclusie 1, met het kenmerk, dat het substraat een isolatorsubstraat is.

3. Geheugeninrichting volgens conclusie 2, met het kenmerk, dat het isolatorsubstraat een substraat gekozen uit de groep van siliciumoxyde, saffier, spinel en siliciumnitride is.

4. Geheugeninrichting volgens conclusie 1, met het kenmerk, dat het halfgeleidersubstraat van het tweede geleidbaarheidstype is.

5. Geheugeninrichting volgens conclusie 1, met het kenmerk, dat de middelen voor het detecteren van het begraven kanaal een eerste uitwendige klem omvatten, welke is verbonden met het tweede halfgeleidergebied en een tweede uitwendige klem, verbonden met een gedeelte van het eerste halfgeleidergebied, dat ligt tegenover de stuurelektrode met het ladings" 30 opslaggebied daartussenin aangebracht.

6. Geheugeninrichting volgens conclusie 1, met het kenmerk, dat de middelen voor het detecteren van het begraven kanaal een eerste uitwendige klem omvatten, welke is verbonden met het tweede halfgeleidergebied, een tweede uitwendige klem, verbonden met een gedeelte van het eerste 35 halfgeleidergebied, dat ligt tegenover de stuurelektrode met het tweede halfgeleidergebied daar tussenin aangebracht en een derde uitwendige klem, verbonden met' een gedeelte van het eerste halfgeleidergebied dat ligt tegenover de stuurelektrode met het ladingsopslaggedeelte daartussenin 8100647 "20_ 21742/JF/jg < ,1 * «Μ * aangebracht·

7. Geheugeninrichting volgens conclusie 1,. met het kenmerk, dat het ladingsopslaggedeelte een halfgeleidergebied met het tweede geleid-baarheidstype omvat, welk is gevormd in het eerste halfgeleidergebied.

8. Geheugeninrichting volgens conclusie 1, met het kenmerk, dat het ladingsopslaggedeelte een condensator van het metaal-isolator-half-geleider-type omvat, welke een condensatorelektrode omvat, welke afzonderlijk van de stuureléktrode is aangebracht op de stuurelektrode-isolerende film, en waaraan een bepaalde constante spanning wordt toegevoerd.

9. Geheugeninrichting volgens conclusie 8, met het kenmerk, dat het ladingsopslaggedeelte verder een derde halfgeleidergebied met een tweede geleidbaarheidstype omvat, welk is aangebracht in het eerste halfgeleidergebied, onder een gedeelte van de stuurelektrode-isolerende film, die ligt tussen de condensatorelektrode en de stuurelektrode.

10. Geheugeninrichting volgens conclusie 8, met het kenmerk, dat het ladingsopslaggedeelte verder een tussenlaag-isolerende film bevat, welke is aangebracht op de condensatorelektrode, waarbij de stuurelektrode is uitgespreid over de tussenlaag-isolerende film.

11. Geheugeninrichting volgens conclusie 8, met het kenmerk, dat 20 het ladingsopslaggedeelte verder een tussenlaag-isolerende film omvat, welke is aangebracht op de stuurelektrode, waarbij de condensatorelektrode is uitgespreid over de tussenlaag-isolerende film.

12. Geheugeninrichting volgens conclusie 1, met het kenmerk, dat deze verder een tweede stuurelektrode omvat, welke is aangebracht op de 25 stuurelektrode-isolerende film om symmetrisch te zijn met betrekking tot de eerste elektrode, waarbij het tweede halfgeleidergebied centraal is , zodat de tweede stuurelektrode één eind heeft geplaatst met betrekking·, tot het tweede halfgeleidergebied en een tweede ladingsopslaggedeelte, gevormd met betrekking tot het andere einde van de tweede stuurelektrode, 30 en waarbij de detectiemiddelen verder de geleidbaarheid detecteren van een begraven kanaal, gevormd tussen het substraat en de ruimteladingslaag, die in het eerste halfgeleidergebied wordt gevarieerd, in overeenstemming met een hoeveelheid elektrische lading, toegevoerd naar het tweede ladings-opslaggebied. 35

.13. Geheugeninrichting volgens conclusie 12, met het kenmerk, dat elk van de ladingsopslaggebieden een metaal-isolator-halfgeleider-conden-sator omvat, waarbij een condensatorelektrode onafhankelijk van-de daarbij behorende stuurelektrode is aangebracht op de stuurelektrode-isolerende 8100647 - : ·' * * -21- 21742/JF/jg film en welke wordt voorzien van een bepaalde constante spanning.

14. Gëheugeninrichting.volgens conclusie 12, met het kenmerk, dat elk van de ladingsopslaggebieden een derde halfgeleidergebied met het tweede geleidbaarheidstype omvat, welk is aangebracht in het eerste half- 5 geleidergebied onder een gedeelte van de stuurelektrode isolerende film, die is aangebracht tussen elk van de condensatorelektroden en de stuurelek-troden.

15. Geheugeninrichting volgens conclusie 12, met het kenmerk, dat elk van de ladingsopslaggebieden een halfgeleidergebied van het tweede ge- 10 leidbaarheidstype omvat , welk is aangebracht in het eerste halfgeleidergebied .

16. Halfgeleidergeheugeninrichting, met het kenmerk, dat deze omvat: een substraat, een halfgeleiderlaag van een eerste geleidbaarheidstype, gevormd op het substraat, een stuurelektrode-isolerende film, aan- 15 gebracht op de halfgeleiderlaag, een eerste elektrode,aangebracht op de stuurelektrode-isolerende film, een eerste en een tweede halfgeleidergebied, beide van een tweede geleidbaarheidstype en afzonderlijk van elkaar aangebracht in de halfgeleiderlaag om samen met de eerste elektrode een veldeffekttransistor te vormen, een tweede elektrode, verbonden met het 20 eerste halfgeleidergebied en een derde elektrode, aangebracht op een gedeelte van de halfgeleiderlaag, dat ligt tegenover het eerste halfgeleidergebied, waarbij het tweede halfgeleidergebied daartussenin is aangebracht, waardoor selectief de informaties"1” en "0" in overeenstemming met de geleidbaarheid van een kanaal, gevormd tussen het eerste halfgeleidergebied 25 en het substraat, onder besturing van spanningen, opgedrukt op de respectieve elektroden, worden opgeslagen. Eindhoven, februari 1981. 8100647