FR2491666A1 - Dispositif semi-conducteur de memorisation, tel que par exemple une memoire dynamique a acces direct du type mos - Google Patents

Abstract

L'INVENTION A POUR OBJET UN DISPOSITIF SEMI-CONDUCTEUR DE MEMORISATION 100 COMPRENANT UN SUBSTRAT 101, UNE COUCHE SEMI-CONDUCTRICE 102 INCLUANT DEUX REGIONS DIFFUSEES 103A, 103B, ET UNE GRILLE 105 AVEC SON FILM D'ISOLATION 104 POUR QUE L'ENSEMBLE CONSTITUE UN TRANSISTOR A EFFET DE CHAMP. UNE CHARGE ELECTRIQUE EST FOURNIE A L'UNE DES REGIONS DIFFUSEES 103B A PARTIR DE L'AUTRE REGION 103A POUR FAIRE VARIER AINSI LA LARGEUR D'UNE COUCHE DE CHARGE D'ESPACE 108 AVOISINANT LA REGION 103B DE FACON A STOCKER SELECTIVEMENT DANS LE DISPOSITIF DES INFORMATIONS "1" ET "0". L'INFORMATION STOCKEE EST LUE PAR DETECTION DE LA PRESENCE OU DE L'ABSENCE DU CANAL ENFOUI 107. L'INVENTION PERMET L'OBTENTION D'UNE PLUS GRANDE VITESSE DE FONCTIONNEMENT ET D'UNE PLUS FORTE DENSITE D'INTEGRATION.

Description

L'invention se rapporte à un dispositif semiconducteur de mémo-

risation.

Malgré toutes les diverses variétés de dispositifs semiconduc-

teurs de mémorisation déjà proposés, il subsiste un thème de recherche et de développement visant l'obtention d'un disposi- tif semiconducteur de mémorisation du type incorporant une

mémoire dynamique à accès direct qui bénéficie d'une haute vi-

tesse de fonctionnement et d'une forte densité d'intégration.

Dans le cadre de ces dispositifs de mémorisation, la technolo-

gie relative par exemple à la mémoire dynamique à accès direct

du type MOS (Métal-Oxyde-Semiconducteur) s'oriente principale-

ment vers ce qu'on appelle une cellule de mémoire à transistor unique.Une telle cellule est composée d'un transistor à effet

de champ du type MOS (MOSFET) et d'un condensateur.

On trouvera à titre d'exemple la description de ce genre de

cellule dans la publication: "IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. SC-7, no 5, octobre 1972, pages 336-340. Il y apparait que les mémoires décrites ont l'avantage de permettre

une haute densité d'intégration, du fait qu'elles ne nécessi-

tent qu'un faible nombre de composants. Dans de telles mémoi-

res cependant, la charge électrique inscrite dans un condensa-

teur est directement détectée à la lecture, ce qui soulève les problèmes suivants. Il faut en effet minimiser, dans une telle structure, la surface du condensateur, de façon à obtenir une grande capacité de mémoire, en même temps qu'une haute densité d'intégration. De la sorte, un signal lu dans la mémoire a son amplitude affaiblie en conséquence, jusqu'à atteindre quelques

dizaines ou centaines de milliVolts. Cela implique l'inclu-

sion, dans l'étage suivant, d'un circuit tel qu'un amplifica-

teur de détection, suffisamment sensible de manière à détecter le faible signal de sortie de la mémoire. Or, l'utilisation

d'un amplificateur de détection aussi sensible exige l'ampli-

fication de signes impliquant des impulsions d'horloge comple-

xes. En outre, il existe bien sûr une limite naturelle de la

technologie des circuits relative à l'augmentation de la sensi-

bilité d'un amplificateur de détection. En particulier, sachant que les transistors MOS à canaux courts occuperont la majeure

partie des éléments semiconducteurs intervenant pour les mémoi-

res, il sera difficile d'améliorer la sensibilité d'un amplifi-

cateur de détection sans altérer la vitesse de fonctionnement.

Cela fait ressortir que ce genre de mémoire présente des diffi-

cultés de réalisation pour lui donner une haute vitesse et une

forte densité d'intégration.

Un autre exemple de dispositif semiconducteur de mémorisation approprié à l'accès direct dynamique se trouve décrit dans le

brevet US no 4 161 741, délivré le 17 juillet 1979, dans le-

quel une cellule de mémoire comprend en combinaison des tran-

sistors MOS, des transistors à effet de champ du type à jonc-

tion (JFET) et un condensateur dans lequel la charge électri-

que stockée est détectée indirectement. Bien qu'un dispositif semiconducteur de mémorisation de ce genre ait été amélioré relativement à l'état de la technique précitée, des cellules de mémoire à transistor unique sur le plan de l'obtention d'une vitesse élevée et d'un fort signal de lecture, la structure de cette mémoire requérant l'application d'impulsions d'horloge à un condensateur de capacité relativement élevée, provoque un

retard de propagation dû à la résistance et la capacité des li-

gnes d'interconnexion du câblage nécessaire à l'application des

impulsions d'horloge sur le condensateur et dû aussi à la capa-

cité du condensateur de stockage lui-même, qui soulèvera un

problème pour l'obtention d'une vitesse élevée. En outre, seu-

lement des transistors MOS à appauvrissement peuvent être uti-

lisés dans le dispositif semiconducteur de mémorisation de ce type, conduisant à un inconvénient lors de la fabrication de dispositifs intégrés à transistors MOS. D'autre part, sur le plan de la réduction de la taille d'une cellule de mémoire, ce

dispositif de mémorisation est désavantageux du fait qu'il re-

quiert, en plus du nombre minimal des composants nécessaires à la fonction de mémorisation, un circuit de rafraîchissement qui

est utilisé seulement après plusieurs opérations de lecture.

C'est donc un but général de l'invention que de consti-

tuer un dispositif semiconducteur de mémorisation perfectionné,

capable de fonctionner à haute vitesse et de présenter une for-

te densité d'intégration.

Un autre objet de l'invention réside en un dispositif

semiconducteur de mémorisation ayant une structure relative-

ment simple et capable de lire et d'écrire des informations

avec un dispositif de commande de temps relativement simple.

Un autre objet de l'invention consiste en un disposi- tif semiconducteur de mémorisation capable de produire un grand signal de sortie de lecture permettant la suppression

d'un amplificateur de détection très sensible.

Un autre objet de l'invention est de réaliser un dis-

positif semiconducteur de mémorisation pouvant être constitué

par un transistor MOS à appauvrissement ou à enrichissement.

Un objet de l'invention est aussi de réaliser un dis-

positif semiconducteur de mémorisation qui surmonte non seule-

ment les difficultés rencontrées dans les cellules classiques de mémoire à transistor unique, mais qui permet également au dispositif de ne faire intervenir qu'un seul trou de contact de la même manière que dans une cellule typique de mémoire à

transistor unique.

Encore un autre objet de l'invention est de réaliser un dispositif semiconducteur de mémorisation qui non seulement surmonte les difficultés soulevées dans les cellules classiques

de mémoire à transistor unique, mais qui permet aussi de sim-

plifier le cêblage dans une cellule de mémoire de même que dans

une cellule de mémoire typique à transistor unique.

Pour atteindre ces buts, un dispositif semiconducteur de mémorisation conforme à l'invention comprend une électrode de grille formée par l'intermédiaire d'un film isolant sur une

surface d'une région semiconductrice d'un premier type de con-

ductivité prévue sur un substrat, une région diffusée d'un se-

cond type de conductivité formée dans ladite région semiconduc-

trice à une extrémité de ladite électrode de grille, et une partie de canal enfoui formée à une partie de ladite région semiconductrice localisée en dessous d'une partie de stockage de charge qui est formée en liaison avec l'autre extrémité de ladite électrode de grille, de sorte qu'un signal de sortie est obtenu par détection d'un courant dans ladite partie de

canal variant en fonction d'une charge stockée.

Selon un aspect de la présente invention, un disposi-

tif semiconducteur de mémorisation comprend un substrat, une

première région semiconductrice d'un premier type de conduc-

tivité formée sur ledit substrat, un film d'isolation de grille formé sur ladite première région semiconductrice, une

électrode de grille formée sur ledit film d'isolation de gril-

le, une seconde région semiconductrice d'un second type de

conductivité formée dans ladite première région semiconduc-

trice en liaison avec une extrémité de ladite électrode de grille, une partie de stockage de charge formée à l'écart de

ladite seconde région semiconductrice et en liaison avec l'au-

tre extrémité de ladite électrode de grille, et des moyens pour détecter la conductivité d'un canal enfoui qui est formé entre ledit substrat et une région de charge d'espace amenée

à varier en fonction d'une quantité de charge électrique four-

nie à ladite partie de stockage de charge. Cette partie de stockage de charge peut être une région diffusée d'un second

type de conductivité prévue dans la première région semicon-

ductrice à l'autre extrémité de l'électrode de grille ou, en variante, elle peut être prévue entre une électrode isolée de l'électrode de grille et la région semiconductrice située sous

ladite électrode isolée.

Les caractéristiques et avantages de l'invention res-

sortiront plus clairement de la description qui suit, faite en

référence aux dessins annexés.

Dans les dessins:

- La figure 1 est une vue en coupe illustrant un mode de réa-

lisation d'un dispositif semiconducteur de mémorisation con-

forme à l'invention;

- La figure 2 est un schéma du circuit équivalent du disposi-

tif représenté sur la figure 1; - Les figures 3A à 3D, ainsi que les figures 4A et 4B sont des

vues en coupe expliquant le fonctionnement du dispositif repré-

senté sur la figure 1; - Les figures 5, 6A et 6B sont des vues illustrant un exemple

concret d'un dispositif semiconducteur de mémorisation confor-

me à l'invention; - Les figures 7 à 12 sont des vues illustrant des variantes de

réalisations d'un dispositif semiconducteur conforme à l'inven-

tion; - La figure 13 est un graphique illustrant les variations des valeurs maximale et minimale-de l'épaisseur d'une couche semi- conductrice en fonction de la concentration d'impuretés dans cette couche; - La figure 14 est une variante de réalisation d'un dispositif semiconducteur de mémorisation conforme à l'invention; - La figure 15 est une vue expliquant une façon de connecter des bornes respectives en vue de composer un réseau de mémoire utilisant la variante de réalisation représentée sur la figure 8; - Et la figure 16 est une vue indiquant une façon de connecter des bornes respectives en vue de composer un réseau de mémoire utilisant la variante d'exécution représentée sur la figure 10. La figure 1 représente un mode de réalisation d'un

dispositif semiconducteur de mémorisation, appliqué en parti-

culier à une cellule de mémoire composée d'un transistor à effet de champ, à grille isolée, ou transistor MOS, du type à canal N et à enrichissement, laquelle cellule est située dans

chaque zone de mémoire disposée en matrice. Le dispositif semi-

conducteur de mémorisation illustré 100 fait intervenir un substrat semiconducteur de type N 101, sur lequel est formée une couche semiconductrice de type P 102 selon une technique connue appropriée. Sur une face principale de la couche 102 sont prévues deux régions diffusées de type N+ éloignées

l'une de l'autre 103a et 103b. Une électrode 105 faisant of-

fice de grille de transistor MOS est disposée, par l'intermé-

diaire d'un film d'isolation de grille 104, sur la face prin-

cipale de la couche semiconductrice P 102 comprise entre les deux régions diffusées N+, 103a et 103b. L'électrode 105 est connectée à une borne A d'une ligne de mots en mode d'écriture appelée borne de ligne de mots. Sur la couche 102 se trouvent deux électrodes séparées l'une de l'autre en plaçant entre elles les régions diffusées 103a et 103b, ces deux électrodes étant respectivement connectées à une borne de ligne de bits B

en mode lecture, et à une borne de masse C. Ces deux électro-

des, bien que non représentées, sont formées de manière clas-

sique de façon à assurer des contacts ohmiques avec la couche semiconductrice P. De même, une autre électrode, non représen- tée, est formée sur la région diffusée N, 103a, en utilisant un procédé connu pour constituer un orifice, cette électrode

étant connectée à une borne D d'une ligne de bits en mode écri-

ture et une ligne de mots en mode lecture et étant ainsi dési-

gnée borne de ligne de mots/bits. Le transistor MOS a ainsi un canal 106 compris entre les régions diffusées 103a et 103b,

ainsi qu'un canal enfoui 107 disposé dans la couche 102 en-

dessous de la région 103b. Une région de charge d'espace 108

allant de la région 103b jusqu'au canal enfoui 107 a son épais-

seur réglée selon la quantité de charge électrique fournie à la région 103b. Des cellules de mémoire ainsi constituées sont

aux lieux de croisement de la matrice. La description est ici

faite en référence à une cellule choisie. De la sorte, à la figure 1, la borne A est connectée à la ligne de mots ainsi

qu'à une source 200 produisant une tension de 5V en mode écri-

ture et de OV en mode lecture; la borne B est connectée à la ligne de bits ainsi qu'à une source 210 délivrant une tension de OV en mode écriture, et de - 3V en mode lecture; la borne D est connectée à la ligne de mots/bits ainsi qu'à une source d'information 220 délivrant une tension de 5V (information "1") ou de OV (information "0") en mode écriture et une tension de OV (ouverte) en mode lecture; et la borne C est connectée à une source de tension déterminant en permanence le potentiel de la masse. Dans le cas d'une cellule non choisie, la borne A est

alimentée en OV en mode écriture et la borne D en 5V.

La figure 2 représente un schéma du circuit équivalent de la cellule de mémoire illustrée à la figure 1. Il ressort de la figure 2 que la cellule de mémoire conforme à l'invention comprend un transistor MOS Trl et deux transistors équivalents à effet de champ à jonction Tr2 et Tr3 (appelés simplement par la suite transistors à jonction). Plus précisément, la région 103a de la mémoire semiconductrice 100 représentée sur la figure 1 correspond au drain du transistor MOS Tri et à la grille du transistor à jonction Tr2, tandis que la région 103b correspond à la source du transistor Tri et à la grille du transistor à jonction Tr3. La grille et le drain du transistor Tri sont respectivement connectés à la borne de ligne de mots A et à la borne de ligne de mots/bits D. Le transistor Tr2 a son drain connecté à la borne de ligne de bits B et sa source

connectée au drain du transistor Tr3, lequel a sa source con-

nectée à la borne de masse C. Ainsi, lorsque les porteurs de charge sont injectés de la borne D au drain du transistor MOS Tri, ils sont transférés jusqu'à la source de ce transistor par l'intermédiaire de son canal (106 à la figure 1). A cause de la couche d'appauvrissement ou couche de charge d'espace 108

qui s'étend autour de la région 103b, il est formé un conden-

sateur Cp, qui constitue un moyen de stockage de charge entre

la source du transistor MOS Tri et la première couche semicon-

ductrice 102, comme représenté par les lignes en trait tireté sur la figure 2. Ledit transfert de charge du drain à la source du transistor MOS Tri a donc pour conséquence de stocker la charge dans le condensateur Cp. Il s'ensuit que la couche de charge d'espace 108 représentée par la zone tachetée sur la figure 1 s'épanouit, si bien que le canal enfoui 107 présent

sous la couche 108 voit son épaisseur rétrécie (suivant la di-

rection verticale à la figure 1). Cela se répercute par une variation correspondante de la conductivité entre les bornes B et C.

Le principe du fonctionnement du dispositif semicon-

ducteur ainsi décrit pour constituer une cellule de mémoire va maintenant être expliqué en référence aux figures 3A à 3D, et

4A, 4B. A la figure 3A, la borne D (la ligne de bits en écri-

ture) est maintenue à un potentiel O (information "0"), tandis que la borne A (la ligne de mots en écriture) est alimentée en un potentiel supérieur à la tension de seuil VTH du transistor MOS, c'est-à-dire par exemple en une tension de 5V pour rendre le transistor MOS Tri conducteur. Le potentiel de la région 103b est alors nul, coïncidant avec celui de la région 103a, de sorte que seulement une mince couche de charge d'espace 108a existe entre les régions 103a, 103b et la couche 102 en raison d'un potentiel interne ou potentiel de diffusion entre elles, qui détermine un palier faisant en sorte que la couche 108a ne peut atteindre le substrat. Maintenant la borne A est alimentée en un potentiel inférieur à VTH, soit OV environ,

pour rendre le transistor MOS TrI non conducteur, comme repré-

senté sur la figure 3B. Il s'établit en conséquence, entre la

région 108b et le substrat 101, une région de grande conducti-

vité que constitue le canal enfoui 107, ce qui signifie qu'un état conducteur a été écrit entre la région 103b et le substrat 101.

D'autre part, se référant à la figure 3C, si on appli-

que à la borne D un potentiel positif, par exemple 5V (infor-

mation "1") et à la borne A une tension de 5V également, le

transistor MOS Trl est rendu conducteur, de sorte que le poten-

tiel de la région 103b s'élève aussi jusqu'à un potentiel posi-

tif que sollicite celui de la région 103a. Cela conduit à ce qu'une large couche de charge d'espace 108c s'étende entre la région 103b et le substrat 101, déterminant ainsi un état qui fait que cette couche 108c atteint le substrat 101. Par suite,

si l'on applique à la borne A le potentiel OV, potentiel infé-

rieur à VTH, pour rendre le transistor MOS Trl non conducteur et à la borne D un potentiel également de OV, il est possible de maintenir la région 103b à un potentiel positif pendant une certaine période de temps qui maintient encore ainsi un état

sans effet de pincement, dans lequel la couche de charge d'es-

pace 108d comprise entre la région 103b et la couche semicon-

ductrice 102 atteint le substrat. Par conséquent, il existe une région de très faible conductivité entre la région 103b et le substrat 101 pendant un certain temps de maintien qui signifie qu'un état non conducteur a été écrit entre les bornes B et C. Il ressort de ce qui précède que, dans ce mode de réalisation, des informations binaires d'un état conducteur et d'un état non

conducteur entre les bornes B.et C sont écrites par les poten-

tiels appliqués sélectivement aux bornes A et D. Une opération de lecture va maintenant être expliquée en référence aux figures 4A et 4B. Pour lire l'information, la borne D (ligne de mots en lecture) d'une cellule à sélectionner est maintenue à OV ou ouverte afin que la largeur d'une couche de charge d'espace 108e entre la région 103a et la couche 102 soit restreinte par une faible marge comme cela est représenté sur la figure 4A, si bien que la couche 108e ne peut pas attein- dre le substrat 101. Dans l'autre cas, la ligne de mots D en lecture est maintenue à un potentiel positif de 5V de façon à établir un état sans effet de pincement, dans lequel une région de charge d'espace 108f entre la région 103a et le substrat 101 atteint le substrat 101 comme cela est représenté sur la

figure 4B. Par conséquent, la cellule non sélectionnée, connec-

tée à la ligne de bits B en lecture qui est à son tour connec-

tée à la cellule à sélectionner, est amenée à un état non con-

ducteur entre les bornes B et C, tel qu'illustré à la figure

4B, du fait de la couche 108f entre la région 103a et le subs-

trat 101 et indépendamment de l'information de la cellule.

Maintenant, si on applique une différence de potentiel entre les bornes B et C de la cellule choisie, en appliquant dans

cet exemple OV sur la borne C et - 3V sur la borne B, la con-

duction ou la non-conduction entre les bornes B et C d'une telle cellule est détectée en fonction de la conduction ou la non-conduction du canal enfoui 107 du transistor MOS, puisque

l'expansion de la couche de charge d'espace 108e entre la ré-

gion 103a et le substrat 101 est restreinte à une faible éten-

due de la manière illustrée à la figure 4A. Il s'ensuit que l'information de la cellule sélectionnée est lue sur la ligne

de bits B en mode lecture. Dans le mode de lecture décrit ci-

dessus, la borne A est toujours maintenue à OV.

Si la borne B reçoit un potentiel positif relativement

à la borne C dans le mode de lecture ci-dessus, il se présen-

tera des inconvénients tenant à ce que la couche semiconductri-

ce 102 et la région 103a sont polarisées dans le sens direct lorsque la borne D est à OV et que la couche de charge d'espace

formée autour de la région 103b s'est restreinte. C'est pour-

quoi on applique sur la borne de ligne de bits B un potentiel

négatif relativement à la borne mise à la masse C, comme indi-

qué ci-dessus. En appliquant une telle différence de potentiel entre les bornes B et C, on détecte une information "1", étant donné qu'aucun courant ne peut circuler entre ces deux bornes

lorsque le canal enfoui 107 a été chassé par l'action de non-

passement de la couche de charge d'espace 108. Au contraire, si l'existence du canal enfoui 107 est maintenue, une informa- tion "0" est détectée à cause d'un courant circulant entre les bornes B et C.

Il ressort de ce qui précède qu'il est possible d'ob-

tenir conformément à l'invention un grand signal de sortie de

lecture sans mettre en oeuvre un condensateur de forte capa-

cité. Cela est dû au fait que la lecture de l'information est effectuée en détectant un courant dans le canal enfoui 107 amené à varier selon la charge emmagasinée, et non en détectant directement la charge emmagasinée suivant la méthode classique

communément utilisée. Il en découle que le dispositif de mémo-

risation ne nécessite ni amplificateur de détection coûteux,

suffisamment sensible pour amplifier un faible signal de sor-

tie lu dans la cellule de mémoire, ni impulsions d'horloge

complexes déterminées selon les cadences de fonctionnement.

C'est aussi un avantage de l'invention de n'introduire aucun retard de propagation émanant d'un condensateur de stockage lors des opérations de lecture et d'écriture de la mémoire,

puisqu'une telle structure évite adroitement l'application di-

recte d'impulsions d'horloge sur le condensateur. Cela permet au dispositif de mémorisation conforme à l'invention de jouir de performances supérieures à n'importe quel dispositif de mémorisation classique dans le domaine des hautes vitesses. En outre, dans ce dispositif de mémorisation, la cellule comprend le nombre minimal de composants nécessaires pour écrire et lire une information, si bien que la cellule de mémoire requiert seulement une aussi petite surface que celle occupée par un

transistor MOS même si la cellule inclut deux transistors équi-

valents à effet de champ à jonction, réalisant ainsi une struc-

ture convenant au mieux à un fonctionnement à vitesse élevée.

La structure de mémoire conforme à l'invention permet également

de réduire considérablement l'épaisseur de la couche semicon-

ductrice constituant le dispositif, ce qui conduit à la réduc-

tion d'une quantité d'accumulations de charges provoquant des

erreurs indistinctes ou fugaces en compagnie des charges pro-

duites par les particules alpha issues de substances radioac-

tives telles que l'uranium, le thorium, etc. contenus dans les céramiques servant à l'encapsulation des plaquettes de cir- cuits intégrés. La cellule de mémoire conforme à l'invention s'oppose quatre fois mieux à de telles erreurs produites dans les particules alpha que les cellules de mémoire à transistor

unique classiques.

Les figures 5, 6A et 6B illustrent un exemple concret d'une structure de cellule de mémoire réalisant un dispositif semiconducteur de mémorisation conforme à l'invention, dans lequel lorsque la borne C et là ligne de bits B en lecture sont utilisés, une région semiconductrice 102 comportant les bornes B et C est entièrement entourée par des couches isolantes 120a et 120b et par un substrat semiconducteur 101 de conductivité

opposée à celle de la région 102. Les bornes B et C représen-

tées sur la figure 1 sont disposées dans le semiconducteur 102, tandis que la borne A servant concurremment d'électrode de grille 105 est composée d'un métal ou d'une couche de silicium polycristallin incluant des impuretés. Sur la couche 105 est disposée une couche conductrice 122 servant de borne D et orientée de manière à croiser la couche 105 en étant séparée de cette dernière d'un film d'isolation intercouche 123. La

couche conductrice 122 est connectée à la région 103a par l'in-

termédiaire d'un trou de contact 124 traversant les couches isolantes 123 et 120b. Il est à noter que dans la structure représentée sur les figures 5, 6A et 6B, on utilise seulement un trou de contact pour chaque cellule de mémoire. On comprend également, de l'observation notamment de la figure 5, qu'une

surface de plaquette par cellule de la cellule de mémoire con-

forme à l'invention équivaut sensiblement à la surface occupée par un transistor MOS, qui est considérablement plus petite que

la classique cellule de mémoire à transistor unique.

En supposant que dans le mode de réalisation de la fi-

gure 1, la concentration d'impureté (NA) du semiconducteur 102 est P = 5 x 1015 cm 3, la tension de seuil (VTH) du transistor MOS vaut 0,5V, et la tension d'écriture (VD) à la borne D et la tension de grille (VA) à la borne A valent respectivement O et 5V, les exigences dimensionnelles du dispositif sont les suivantes. Une épaisseur d'expansion W de la couche de charge d'espace 108 croissant depuis la région 103b jusqu'à la couche semiconductrice 102 est exprimée par l'équation: 2K. o. (Vbi +V)...... (1) W= v \oNA

o o est la permitivité d'espace libre, K la constante di-

électrique de la couche 102, q la valeur de la charge électro-

nique, Vbi la différence de potentiel intérieur, et V une dif-

férence de potentiel entre la région 103b et la couche 102.

A la condition d'écriture d'un état conducteur, c'est-à-dire lorsque VA = 5V et VD = OV, le potentiel de la région 103b vaut aussi OV et alors la largeur W est de 0,5 umn puisque V =

O dans l'équation (1). A l'état d'écriture d'un état non con-

ducteur, c'est-à-dire lorsque VA = 5V et VD = 5V, le potentiel

de la région 103b équivaut sensiblement au potentiel de la ré-

gion 103a réduite de la tension VTH du transistor MOS. Alors, la largeur V vaut 1,2 pm, puisque dans l'équation (1) V = VD - VTH = 4,5V. Par conséquent, si la profondeur de la région 103b est choisie pour être de l'ordre de 0,3 pm, la profondeur de la couche 102 doit être de l'ordre de 0,8 à 1,5 pm dans le

cas des figures annexées.

La figure 7 illustre une variante de réalisation d'un

dispositif semiconducteur de mémorisation conforme à l'inven-

tion, selon laquelle les bornes D et B à la figure 1 sont ren-

dues communes. L'opération d'écriture de cette variante est la

même que celle du dispositif de la figure 1, alors que la lec-

ture est effectuée en appliquant une différence de potentiel directe à la jonction PN entre la borne B commune à la borne D

et la borne C de façon à détecter la conduction ou la non-con-

duction entre elles. Cet usage combiné des bornes D et B repré-

sentées sur la figure 1 permet l'exemption d'une borne corres-

pondant à la borne de ligne de bits B en lecture à la figure 1, se traduisant par une réduction du nombre de liaisons et, par conséquent, dela surface de la cellule. Cela contribue aussi à réduire la distance entre les bornes de lecture et à obtenir un courant intense de lecture par suite de la réduction de la résistance du canal. En outre, il en découle un fonctionnement

à vitesse plus élevée d'un tel dispositif.

La figure 8 illustre une autre variante de réalisation d'un dispositif semiconducteur de mémorisation conforme à

l'invention, selon laquelle un condensateur de type MIS (Métal-

Isolant-Semiconducteur) dont une électrode est employée de fa-

çon qu'une région de stockage de charge comporte un condensa-

teur Ca ajouté au voisinage de la région diffusée 103b du mode

de réalisation précédent. Dans la description qui suit de la

figure 8, les parties identiques ou similaires à celles du

dispositif de la figure 1 portent les mêmes chiffres de réfé-

rences, de sorte que les explications à leur sujet seront omi-

ses. Sur une surface de la couche semiconductrice 102 de type

P, entre la région diffusée 103b de type Né et la surface d'é-

* lectrode connectée à la borne mise à la masse C, est disposée la plaque 109 du condensateur Ca via le film d'isolation de grille 104, laquelle plaque 109 est connectée à une borne de plaque Vc. Dans le dispositif semiconducteur ainsi conçu, la

borne Vc du condensateur Ca est toujours alimentée en un poten-

tiel de 5V par exemple. Par conséquent, les parties de stockage de charge sont réalisées non seulement par la région diffusée

103b, mais aussi par une partie de surface de la couche semi-

conductrice 102 juste en dessous de la plaque 109 du condensa-

teur Ca. En particulier, l'expansion de la couche de charge

d'espace 108 dans le canal enfoui 107 est facilitée par l'ap-

plication de la tension précitée sur la borne vc du condensa-

teur Ca. Hormis cela, les opérations d'écriture et de lecture

sont effectuées exactement de la même manière que celles rela-

tives au dispositif de la figure 1. Bien que la plaque 109 du condensateur Ca soit prévue dans cette variante, cette plaque est simplement soumise en permanence à une tension constante contrairement aux dispositifs semiconducteurs de mémorisation classiques, dans lesquels beaucoup de grilles sont couplées par un câblage commun pour être commandées par des impulsions d'horloge - tel que décrit par exemple dans le brevet U.S. n0

4 161 741 - ce qui avait pour conséquence d'introduire un re-

tard de propagation considérable. Cette caractéristique de la présente invention lui donne encore l'avantage en faveur d'un

fonctionnement à vitesse élevée.

La figure 9 illustre encore une autre variante de

réalisation conforme à l'invention, selon laquelle le condensa-

teur Ca représenté sur la figure 8 est formé au moyen de sili-

cium polycristallin à double couche. Selon cette variante, le condensateur Ca est disposé sans la région diffusée 103b. Plus précisément, une couche isolante 104 est formée sur la couche

semiconductrice 102. A une extrémité de la couche 104 est for-

mée une couche diffusée 103a, tandis que la plaque 109 du con-

densateur de stockage de l'information est disposée à l'autre extrémité de la couche 104, à l'opposé de l'emplacement de la région 103a, constituant ainsi le condensateur Ca. Un film d'isolation intercouche 125 est prévu pour recouvrir la plaque 109 du condensateur. Sur des surfaces supérieures de ce film d'isolation 125 et de la couche isolante 104 sont intégralement formées une ligne de mots 105A en lecture et une électrode de grille 105B d'un transistor MOS, à l'exception de la partie de la couche 104 qui correspond à la région diffusée 103a. Ainsi construit, le condensateur Ca est employé avec une tension constante Vc, tandis que la charge électrique est transférée au condensateur Ca dès conduction du transistor MOS. Ainsi une couche d'inversion ou un état d'appauvrissement profond est réalisé à la surface de la couche semiconductrice 102 dans le

condensateur Ca, de sorte qu'il est possible de régler la lar-

geur d'une couche de charge d'espace de façon similaire au mode de réalisation précédent. Par conséquent, les avantages de ce dispositif sont du même genre que ceux du dispositif représenté

sur la figure 8.

La figure 10 illustre encore une autre variante de

réalisation d'un dispositif semiconducteur de mémorisation con-

forme à l'invention, dans laquelle les parties identiques ou similaires à celles du dispositif de la figure 1 portent les

mêmes chiffres de références et ne seront donc plus expliquées.

Cette variante est une structure dans laquelle deux cellules de mémoire sont disposées symétriquement l'une par rapport à l'autre et comportent une borne commune centrale. Une région diffusée 103a de type N+ et deux régions diffusées 103b de ty-

pe N+ situées sur les deux côtés de la région 103a sont for-

mées dans une couche semiconductrice 102 de type B reposant sur un substrat semiconducteur de type N. Des électrodes de grille de transistors MOS sont respectivement formées via un film d'isolation de grille 104 au-dessus de parties de surface de la couche semiconductrice 102 entre la région diffusée 103a et

les régions respectives 103b, et sont respectivement connec-

tées aux bornes de ligne de mots AA en écriture. Sur la couche semiconductrice 102 et à l'extérieur des régions respectives 103b sont prévues deux électrodes séparées des régions 103b et connectées respectivement aux bornes de ligne de mots BB en

lecture. Ces électrodes, bien que non représentées, sont for-

mées pour établir des contacts ohmiques avec la couche 102 de la manière classique. Une électrode formée de façon similaire sur la région 103a est connectée à une borne DD d'une ligne de

bits en écriture et d'une ligne de bits en lecture.

Pour écrire une information dans la cellule de mémoi-

re ainsi conçue, la borne de ligne de mots BB en lecture est maintenue à OV, tandis que la borne DD de la ligne de bits en mode écriture et de la ligne de bits en mode lecture reçoit,

soit 5V (lorsque l'information est "1"), soit OV (lorsque l'in-

formation est "0"). Par la suite, la borne de ligne de mots AA en écriture est soumise à la tension de 5V. Alors, si la borne de ligne de bits/ligne de bits DD est dans un état recevant 5V, l'électron circule à partir de la région 103b à travers un canal 106 du transistor MOS, de sorte qu'une couche de charge

d'espace 108 formée autour de la région 103b s'épanouit suffi-

samment pour atteindre la frontière entre la couche 102 et le substrat 101. Par conséquent, un canal enfoui 107 est placé en état de nonpassement de façon à être éliminé, ce qui signifie

qu'une information "1" a été stockée. Au contraire, si la bor-

ne DD est à l'état OV, la couche de charge d'espace 108 ne

grossit pas et maintient par conséquent le canal enfoui.

Pour lire une information dans la cellule choisie, la borne de ligne de mots BB en lecture est maintenue à OV et la borne de ligne de mots AA en écriture est soumise à -3V. Alors la borne DD est alimentée en -3V pour produire une différence de potentiel entre les bornes BB et DD qui détectent ainsi, en fonction de la non-conduction ou la conduction entre ces deux bornes, si le canal enfoui 107 est disparu par l'effet de la

couche de charge d'espace 108 ou est maintenu de façon à sa-

voir si l'information stockée est '1l" ou "0". La raison qui fait que la borne de ligne de mots AA est soumise à -3V en avance à l'application de 3V sur la borne DD est d'éviter que le transistor MOS soit rendu conducteur lors de l'application de la tension -3V sur la borne DD.Comme pour une cellule non sélectionnée, la borne de ligne de mots BB est alimentée en

-3V au lieu de OV.

La figure 11 est une vue en coupe illustrant une autre

variante de réalisation d'un dispositif semiconducteur de mémo-

risation conforme à l'invention, dans laquelle les parties si-

milaires ou identiques à celles du dispositif de la figure 10

sont désignées par les mêmes chiffres de références et ne fe-

ront plus l'objet de discussions. Des plaques 109 de condensa-

teurs Ca connectées à des bornes de plaque VVc sont respective-

ment disposées via un film d'isolation de grille 104 sur des parties de surface d'une couche semiconductrice 102 de type P entre des régions diffusées 103b de type Ni et des électrodes connectées à des bornes de ligne de mots BB en lecture. De même que dans la figure 8, des tensions de 5V par exemple, sont

constamment appliquées sur les bornes de plaque VVc pour faci-

liter la formation de couches de charge d'espace 108, de sorte

que des parties de surface de la couche semiconductrice 102 si-

tuées juste en-dessous des plaques 109 des condensateurs Ca fonctionnent comme des régions de stockage de charge. Hormis

ce fait, l'écriture et la lecture d'une information sont effec-

tuées exactement de la même manière que pour le dispositif de

la figure 10.

La figure 12 est une vue en coupe d'une autre variante de réalisation d'un dispositif semiconducteur de mémorisation conforme à l'invention, dans laquelle les parties similaires ou identiques à celles de la figure 8 sont désignées par les

mêmes chiffres de références et ne feront plus l'objet de dis-

cussions. La région diffusée 103b de type N+ dans la figure 8

n'y est pas prévue dans l'exemple de la figure 12 et à la pla-

ce, des plaques 109 de condensateur servant de régions de stockage de charge sont formées pour s'étendre partiellement sur les électrodes de grille 105 des transistors MOS via un film d'isolation 110. Cette omission de la région diffusée

103b se répercute non seulement par une réduction de la résis-

tance de canal qui permet un fonctionnement à vitesse plus élevée, mais encore par une liberté accrue dans la conception

de la structure de l'épaisseur d et de la concentration d'im-

pureté NA de la couche semiconductrice 102 qui sera décrite

plus tard. La valeur minimale dmin de l'épaisseur d de la cou-

che semiconductrice est déterminée de façon que le canal enfoui 107 peut être formé à l'état "O" dans lequel la charge n'est

pas emmagasinée dans la région de stockage de charge précitée.

D'autre part, sa valeur maximale dmax est déterminée de façon que le canal 107 ne peut être formé à l'état "1". L'épaisseur d de la couche 102 est choisie à l'intérieur de la marge allant

de dmin à dmax.

Les valeurs dmin et dmax dans la figure 12 sont expri-

mées comme suit: dmin 2( 2i)o.(2 IF) / t *NA..(2 dmax =_/ 2K5s Y)....... (2 (3) v.NA

N - N....... (4)

vs =....... (5) V VFB-2% + si' A (6) Cox2.... V= -(wV- - 2(2_ F. X 7)oN Cox2 (7) o Ksi désigne la constante diélectrique du silicium, ni la concentration d'impureté intrinsèque, K la constante de Boltzman, T la température absolue, Vw la tension d'écriture

de l'information, VFB la tension de bande plate, et Cox la ca-

pacité du film d'oxydation de grille.

La valeur dmin à la figure 11 est exprimée par l'équa-

tion: dmin =| 2Ksi.To. Vbi ' (83 %. NA o Vbi désigne le potentiel intérieur et Xj la profondeur de la

région diffusée 103b.

Se référant à la figure 13, les variations de dmin et

dmax sont indiquées en relation avec la variation de la concen-

tration d'impureté NA de la couche semiconductrice 102 de type

P, en supposant que les valeurs de Vw, VFB, Xi et de l'épais-

seur du film d'isolation de grille sont respectivement 5V, -0,95V, 0,25 pm et 300A. Dans cette figure, dmax est une valeur maximale de l'épaisseur d de la couche semiconductrice 102,

tandis que dmin I et dmin II sont ses valeurs minimales respec-

tivement sans la région diffusée 103b de type N+. Il ressort de la figure 13 que la liberté de détermination de l'épaisseur d et de la concentration d'impureté NA de la couche 102 est considérablement augmentéeen éliminant la région 103b comme dans le mode de réalisation de la figure 12. En outre, dans la figure 12, la capacité de stockage de charge qu'est une zone de condensateur peut être minimisée jusqu'à environ 1/3 de celle de la cellule classique de mémoire à transistor unique et, par suite, la surface totale cellulaire peut être réduite jusqu'à environ 2/3 de la surface cellulaire classique dans le cas d'une mémoire RAM de 256 Kbit. Même avec la surface cellulaire

de 2/3 des surfaces classiques, la cellule de mémoire de l'in-

vention est encore capable de produire des signaux de sortie

trois fois plus grands environ que ceux des cellules classi-

ques. La figure 14 est une vue en coupe d'une autre varian-

te de réalisation d'une cellule de mémoire conforme à l'inven-

tion, dans laquelle les parties similaires ou identiques à celles du dispositif de la figure 11 sont désignées par les

mêmes chiffres de références et ne seront donc plus présentés.

C'est un exemple illustrant que les régions de stockage de charge sont formées de condensateurs empilés comprenant chacun

une paire de plaques intercalées entre elles via un film d'i-

solation pour constituer deux plaques d'un condensateur. Dans

cette structure, il est possible de former le condensateur par-

tiellement sur une surface d'un film isolant qui isole lesdis-

positifsadjacentsrespectifs,utilisant ainsi habilement la sur-

face de manière à réduire encore plus la surface occupée par

chaque cellule de mémoire.

Bien que dans les modes de réalisation précédents,

aient été faits en référence au fonctionnement d'une seule cel-

lule de mémoire ou d'une paire de cellules de mémoire disposées symétriquement, il est commun dans la pratique que l'ensemble des cellules de mémoire ayant la structure précitée soit agencé en matrice. Un tel exemple est représenté sur la figure 15, dans laquelle un réseau de cellules de mémoire est constitué par les cellules de mémoire du genre illustré à la figure 8 et

dont les directions de câblage des bornes respectives sont re-

présentées par X et Y. La lecture est effectuée comme décrite auparavant, en appliquant OV sur la borne D de la ligne de bits en écriture et sur la ligne de mots en lecture d'une cellule

choisie, et 5V sur de telles bornes de cellules non choisies.

De même, les directions de câblage pour constituer un réseau de cellules de mémoire utilisant les cellules de la figure 10 sont représentées sur la figure 16. La lecture d'une cellule choisie est effectuée en appliquant OV sur la borne BB de la ligne de mots en lecture et -3V sur ces bornes des cellules non

choisies, comme décrit auparavant.

Comme cela ressort de la description précédente, dans

un dispositif semiconducteur de mémorisation conforme à l'in-

vention, la lecture de l'information est effectuée en détec-

tant un courant traversant un canal enfoui, lequel courant est amené à varier par la largeur d'une couche de charge d'espace formée en fonction de la charge stockée et non en détectant

directement la charge stockée elle-même. Ceci explique pour-

quoi on obtient un signal de lecture plus grand qu'avec la détection directe de la charge stockée. Etant donné qu'il est aussi possible de rassembler en une seule borne deux bornes de fonctions entièrement différentes, telles qu'une borne de ligne de bits en écriture et une borne de ligne de bits en lecture,

le nombre de connexions peut être réduit et aboutir à un cir-

cuit de mémoire de plus grande densité d'intégration. Il est en outre possible selon l'invention, de raccourcir la distance entre les bornes de lecture, ce qui permet l'accroissement de la vitesse de fonctionnement en raison de la résistance réduite de canal et du courant accru de lecture. Dans le cas o une

région diffusée est éliminée entre un transistor MOS constitu-

ant le dispositif de mémorisation et un condensateur MIS ou MOS pour stocker une information, la résistance de canal est

encore réduite pour fournir une vitesse de fonctionnement en-

core plus grande en même temps que la liberté de conception de

structure est élargie en sélectionnant une épaisseur de la cou-

che semiconductrice et une concentration d'impureté du subs-

trat semiconducteur.

Bien entendu, la présente invention n'est pas limitée aux modes préférés de réalisation décrits et peut être modifiée et appliquée de diverses manières. Par exemple, bien que dans

les exemples précédents un transistor MOS à canal N soit uti-

lisé, un transistor MOS à canal P pourrait être aussi utilisé.

En tel cas, par exemple dans celui de la figure 1, quelques modifications évidentes seraient à faire de manière que le substrat 101 soit de type P, la couche semiconductrice 102 soit de type N et les régions diffusées 103a et 103b soient du type P.Les bornes B et C décrites dans l'exemple des figures 5 et 6 à former de la même couche semiconductrice avec la couche 102 peuvent être formées d'une région semiconductrice ayant le même type de conductivité et une plus grande concentration d'impureté que la couche 102 (P+ dans cet exemple). Dans le même mode de réalisation des figures 5 et 6, il est possible d'utiliser un transistor MOS du type DSA (Diffusion Self

Aligned) à diffusion autoalignée, ayant une couche semiconduc-

trice de type P+ avoisinant la région 103a ou 103b. Le subs-

trat semiconducteur 101 dans les exemples décrits peuvent être remplacés par un substrat isolant tel que l'oxyde de silicium,

le saphire, le spinnelle, le nitrure de silicium, ou analogue.

Des fonctionnements et avantages similaires à ceux des exem-

ples décrits peuvent être obtenus également avec l'emploi de ces substrats. Il est aussi clair que les moyens de détection de la présence d'un canal enfoui formé entre la couche de

charge d'espace et le substrat peuvent être disposés, par exem-

ple à la figure 1, dans une direction perpendiculaire à la planche de dessin, avec le canal enfoui 107 intercalé entre eux.

Claims (16)

REVENDICATIONS

1. Dispositif semiconducteur de mémorisation 100, du

type comprenant un substrat 101, une première région semi-

conductrice 102 d'un premier type de conductivité formée

sur ledit substrat; un film d'isolation de grille 104 for-

mée sur ladite première région semiconductrice; et une premiè- re électrode de grille 105 disposée sur ledit film; ledit dispositif étant caractérisé en ce qu'il comporte - une seconde région semiconductrice 103a d'un second

type de conductivité formée sur ladite première région semi-

conductrice en liaison avec une extrémité de ladite électro-

de de grille; - une première partie de stockage de charge (103b, Ca) formée à l'écart de ladite seconde région semiconductrice et en liaison avec l'autre extrémité de ladite électrode de grille; et - des moyens (B, C, D, 210, 220, 230) pour détecter la conductivité d'un canal 107 enfoui formé entre ledit substrat et une couche de charge d'espace 108, qui est formée dans ladite première région semiconductrice en fonction d'une quantité de charge électrique fournie à

ladite partie de stockage de charge.

2. Dispositif selon la revendication 1, caractérisé

en ce que ledit substrat 101 est un substrat isolant.

3. Dispositif selon la revendication 2, caractérisé en ce que ledit substrat isolant est formé en un matériau

tel que notamment l'oxyde de silicium, le saphire, le spinnel-

le et le nitrure de silicium.

4. Dispositif selon la revendication 1, caractérisé en ce que ledit substrat est un substrat semiconducteur dudit

second type de conductivité.

5. Dispositif selon l'une quelconque des revendica-

tions 1 à 4, caractérisé en ce que lesdits moyens de détec-

tion comprennent une première borne extérieure D connectée

à ladite seconde région semiconductrice 103a et une se-

conde borne extérieure C connectée à une partie de ladite première région semiconductrice 102 qui est opposée à ladite électrode de grille 105, avec ladite partie de

stockage de charge 103b intercalée entre elles.

6. Dispositif selon l'une quelconque des revendica-

tions 1 à 4, caractérisé en ce que lesdits moyens de détec-

tion comprennent une première borne extérieure D connectée à ladite seconde région semiconductrice 103a, une seconde borne extérieure C connectée à une partie de ladite première

région semiconductrice 102 qui est opposée à ladite électro-

de de grille 105 avec ladite seconde région semiconductrice

103b intercalée entre elles, et une troisième borne exté-

rieure B connectée à une partie de ladite première région semiconductrice 102 qui est opposée à ladite électrode de grille avec ladite partie de stockage de charge intercalée

entre elles.

7. Dispositif selon l'une quelconque des revendica-

tions 1 à 6, caractérisé en ce que ladite partie de stockage de char-

ge comprend une région semiconductrice 103b dudit second type de conductivité formée dans ladite première région

semiconductrice 102.

8. Dispositif selon l'une quelconque des revendica-

tions 1 à 6, caractérisé en ce que ladite partie de stockage

de charge comprend un condensateur Ca du type MIS (Métal-

Isolant-Semiconducteur) comportant une plaque 109 prévue

sur ledit film d'isolation de grille 104 séparément de la-

dite électrode de grille et soumise à une certaine tension

constante Vc.

9. Dispositif selon la revendication 8, caractérisé en ce que ladite partie de stockage de charge comporte une troisième région semiconductrice 103b dudit second type de

conductivité formée dans ladite première région semiconductri-

ce 102 sous une partie dudit film d'isolation de grille 104 qui est interposé entre ladite plaque 109 et ladite électrode

de grille.

10. Dispositif selon la revendication 8, caractérisé en ce que ladite partie de stockage de charge comporte un film isolant intercouche 125 prévu sur ladite plaque de

condensateur, ladite électrode de grille (105A, 105B) s'éten-

dant au-dessus dudit film isolant intercouche.

11. Dispositif selon la revendication 8, caractérisé en ce que ladite partie de stockage de charge comporte un film isolant intercouche 110 prévu sur ladite électrode de grille 105, ladite plaque de condensateur 109 s'étendant

au-dessus dudit film isolant intercouche.

12. Dispositif selon l'une quelconque des revendica- tions 1 à 11, caractérisé en ce qu'il comporte (fig. 10,

11, 12, 14, 16) une seconde électrode de grille 105 dispo-

sée sur ledit film d'isolation de grille 104 de façon à être symétrique par rapport à ladite première électrode 105

et que ladite seconde région semiconductrice 103a soit cen-

trale de manière que la seconde électrode de grille a une extrémité située en liaison avec ladite seconde région semiconductrice, et une seconde partie de stockage de charge (103b, Ca) formée en liaison avec l'autre extrémité de ladite seconde électrode de grille, et en ce que lesdits moyens de détection (AA, BB, DD) détectent en outre la conductivité d'un canal enfoui 107 formé entre ledit substrat 101 et une couche de charge d'espace 108 qui est amenée à

varier dans ladite première région semiconductrice en fonc-

tion d'une quantité de charge électrique fournie à ladite

secondé partie de stockage de charge.

13. Dispositif selon la revendication 12, caractérisé en ce que chacune desdites parties de stockage de charge

comprend un condensateur Ca du type MIS comportant une pla-

que 109 prévue sur ledit film d'isolation de grille sépa-

rément de l'électrode de grille correspondante et soumise à

une certaine tension constante WVc.

14. Dispositif selon la revendication 12 ou 13, carac-

térisé en ce que chacune desdites parties de stockage de charge comprend une troisième région semiconductrice 103b

dudit second type de conductivité formée dans ladite pre-

mière région semiconductrice sous une partie dudit film

d'isolation de grille qui est interposé entre chacunedes-

dites plaques et desdites électrodes de grille.

15. Dispositif selon la revendication 12 ou 13, carac-

térisé en ce que chacune des parties de stockage de charge comprend une région semiconductrice dudit second type de

conductivité formée dans ladite première région semiconduc-

trice.

16. Dispositif semiconducteur de mémorisation 100, du type comprenant: - un substrat, 101 - une couche semiconductrice 102 d'un premier type de conductivité formée sur ledit substrat, - un film d'isolation de grille 104 disposé sur ladite couche semiconductrice, - une première électrode 105 disposée sur ledit film d'isolation de grille, des première et seconde régions semiconductrices 103a, 103b ayant toutes deux un second type de conductivité et étant disposées séparément l'une de l'autre dans ladite couche semiconductrice de façon à constituer avec ladite première

électrode de grille un transistor à effet de champ, caracté-

risé en ce qu'il comporte une seconde électrode D, connectée à ladite première région semiconductrice, et une troisième

électrode C disposée à une partie de ladite couche semiconduc-

trice qui est opposée à ladite première région semiconductrice, avec ladite seconde région semiconductrice intercalée entre elles, emmagasinant ainsi sélectivement des informations "1" et "0" en fonction de la conductivité d'uncanal 107 formé entre ladite première région semiconductrice et ledit substrat sous l'effet d'une commande de tensions appliquées sur les

électrodes respectives.