DE3106197A1

DE3106197A1 - "halbleiterspeicher"

Info

Publication number: DE3106197A1
Application number: DE19813106197
Authority: DE
Inventors: Manabu Hoya Tokyo Itsumi; Toshiaki Iruma Saitama Tsuchiya
Original assignee: Nippon Telegraph & Telephone Public Corp Tokyo; Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1980-10-08
Filing date: 1981-02-19
Publication date: 1982-04-29
Also published as: CA1164562A; US4449142A; FR2491666B1; GB2087642B; NL8100647A; FR2491666A1; GB2087642A; DE3106197C2

Description

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PROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATE'nT ÖTffCE "" Dostouchesstraße 60 · Postfach 400745 · 8000 München 40 -Telefon 089.30407V -Telex 5-216136 hage d -Telegramm hageypatent -Telekopierer 089/304071

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u.Z.: Pat 129/8-81E München, den

19. Februar 1981 vS/6 /EG

NIPPON TELEGRAPH & TELEPHONE PUBLIC CORPORATION

Tokyo/Japan

HALBLEITERSPEICHER

Beanspruchte Prioritäten:

Datum: 1) 8. Oktober 1980 2)25. Oktober 1980 Land: 1) und 2) Japan Az: 1) 139917/'8O 2) 149562/'8O

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PATENTANWÄLTE .;. I'} * -..".;.". " ^:,.^: .;. PROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE

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Nippon Telegraph & Telephone München, den Public Corporation, Tokyo 19. Februar 1981

u.Z.: Pat 129/8-81E vS/6/EG

HALBLEITERSPEICHER

Die Erfindung bezieht sich auf einen Halbleiterspeicher.

Es sind bereits viele unterschiedliche Halbleiterspeicher vorgeschlagen worden. Nach wie vor geht das Bemühen von Forschung und Entwicklung dahin, einen dynamischen Schreib-/Lesespeicher, im folgenden dynamisches RAM genannt, zu entwickeln, der sich sowohl durch hohe Arbeitsgeschwindigkeit als auch durch hohe Packungsdichte auszeichnet. Ein Typ der obengenannten Halbleiterspeicher wird durch ein MOS (Metall-Oxid-Halbleiter.) -dynamisches RAM realisiert. Bei diesem Typ liegt das Hauptaugenmerk der Entwicklung auf einer sogenannten Ein-Transistor-Speicherzelle. Diese Speicherzelle ist aus einem MOS-Feldeffekttransistor, im folgenden MOSFET genannt,und einem Kondensator aufgebaut.

Eine derartige Speicherzelle ist beispielsweise in "IEEE JOURNAL OF SOLID-STATE CIRCUITS", Vol. SC-7,

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No. 5, Oktober 1972, Seiten 336 bis 340 beschrieben. Diese Speicherzelle hat offenbar den Vorteil einer hohen Packungsdichte, bedingt durch die geringe Anzahl benötigter Komponenten bzw. Baueinheiten. In diesen Zellen wird eine elektrische Ladung auf einen Kondensator eingeschrieben-und direkt vom Kondensator ausgelesen. Dies hat einige Nachteile. In der Struktur dieser Speicherzelle ist es erforderlich, die Kondensatorfläche zu minimieren, um eine hohe Packungsdichte und große Speicherkapazität zu gewährleisten. Daraus resultiert ein schwaches Ausgangssignal des Speichers, das in der Größenordnung von einigen zehn mV oder einigen hundert mV liegt. Demgemäß muß ein nachgeschalteter Schaltkreis, d.h. ein Leseverstärker ausreichend empfindlich ausgelegt sein, um das sehr kleine Ausgangssignal des Speichers noch mit Sicherheit erfassen zu können. Bei einem derartig empfindlichen Leseverstärker müssen die Signale unter Verwendung eines komplexen Taktpulsmusters verstärkt werden. Selbstverständlich bestehen naturgegebene technologische Grenzen bei der Verstärkung der Empfindlichkeit eines Lese- bzw. Abtastverstärkers. Berücksichtigt man ferner, daß sogenannte Kurzkanal-MOS-FET's den wesentlichen Teil zukünftiger Halbleiterelemente für Speicher darstellen, dann muß davon ausgegangen werden, daß die Erhöhung der Empfindlichkeit eines derartigen Abtastverstärkers ohne damit einhergehender Verringerung der Arbeitsgeschwindigkeit zu Schwierigkeiten führt. Insgesamt ergibt sich demnach, daß es schwierig sein wird, beim vorgenannte Speichertyp einen Speicher mit hoher Arbeitsgeschwindigkeit und hoher Packungsdichte zu realisieren.

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Ein weiteres Ausführungsbeispiel für einen Speicher mit dynamischem wahlfreiem Zugriff findet sich in der US-PS 4 161 741 vom 17. Juli 1979. Bei diesem Speicher weist eine Speicherzelle eine Kombination aus MOSFET¹s, 5· Sperrschicht FET's (im folgenden JFET genannt) und einem Kondensator auf. Die elektrische Ladung ist hierbei im Kondensator gespeichert und wird indirekt erfaßt. Ein derartiger Halbleiterspeicher hat gegenüber den vorher erwähnten Ein-Transistor-Speicherzellen den Vorteil einer hohen Arbeitgeschwindigkeit und eines großen Auslesesignals. Auf Grund der Struktur dieser Speicherzelle, bei welcher Taktimpulse auf einen Kondensator vergleichsweise hoher Kapazität gegeben werden, ergibt sich eine Signalverzögerung wegen des Widerstandes und der gegenseitigen Kapazität der Leitungen für die Taktimpulse zum Kondensator. Ferner ergibt sich eine Signalverzögerung wegen der Kapazität des Speieherkondensators selbst. Demgemäß stößt man auch bei dieser Speicherzelle auf Probleme, wenn man die Arbeitsgeschwindigkeit erhöhen will, Hinzu kommt noch, daß in diesem Speicher lediglich MOSFET's vom Verarmungstyp verwendet werden können, was zu einem Nachteil bei der Herstellung integrierter Schaltkreise mit MOSFET's führt. Im Hinblick auf eine Größenreduzierung einer Speicherzelle ergibt sich bei dem letztgenannten Speicher insoweit ein Nachteil, als zusätzlich zu den für eine Speicherfunktion mindestens erforderlichen Baueinheiten noch ein Auffrischungsschaltkreis erforderlich ist, der nur nach einigen Auslesezyklen verwendet wird.

Der Erfindung liegt nun die Aufgabe zugrunde, den gattungsgemäßen Halbleiterspeicher unter weitestgehender

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Beibehaltung seiner bisherigen Vorteile im Hinblick auf eine hohe Arbeitsgeschwindigkeit und hohe Packungsdichte weiterzuentwiekeln.

Hierzu weist der erfindungsgemäße Halbleiterspeicher eine Gateelektrode auf einem Isolationsfilm auf, der auf der Oberfläche eines Halbleiterbereiches eines ersten Leitungstyps angeordnet ist. Der Halbleiterbereich seinerseits ist auf einem Substrat aufgebaut.

Im Halbleiterbereich des ersten Leitungstyps, und zwar am einen Ende der Gateelektrode, ist ein diffusionsdotierter Bereich eines zweiten Leitungstyps ausgebildet. Am anderen Ende der Gateelektrode ist ein Ladungsspeicherbereich ausgebildet. Unterhalb dieses Ladungs- Speicherbereichs befindet sich außerdem ein vergrabener Kanal im Halbleiterbereich des ersten Leitungstyps. Hierdurch ist ein Auslesesignal erhältlich, welches durch Messung des durch den Kanal fließenden Stromes ermittelt wird, wobei der Kanal in Abhängigkeit von der gespeicherten Ladung änderbar ist.

Im einzelnen weist hierbei der erfindungsgemäße Halbleiterspeicher ein Substrat auf, auf welches ein erster Halbleiterbereich eines ersten Leitungstyps aufgebracht ist. Auf diesem ersten Halbleiterbereich ist ein Gateisolationsfilm und darauf eine Gateelektrode angeordnet. Ein zweiter Halbleiterbereich eines zweiten Leitungstyps ist im ersten Halbleiterbereich in Verbindung mit einem Ende der Gateelektrode angeordnet. In Verbindung mit dem anderen Ende dieser Gateelektrode, d.h. im Abstand vom zweiten Halbleiterbereich, ist ein Ladungsspeicherabschnitt vorgesehen.

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Schließlich weist der erfindungsgemäße Halbleiterspeicher Mittel zur Ermittlung der Leitfähigkeit eines vergrabenen Kanals auf, welcher zwischen dem Substrat und einem Ladungsspeicherbereich ausgebildet ist. Der Ladungsspeicherbereich und damit auch der vergrabene Kanal sind über die dem Ladungsspeicherabschnitt zugeführte elektrische Ladung (in ihrer Breite bzw. Leitfähigkeit) änderbar. Der Ladungsspeicherbereich seinerseits kann aus einem im ersten HaIbleiterbereich ausgebildeten diffusionsdotierten Bereich eines zweiten Leitungstyps ausgebildet sein. Er befindet sich hierbei am anderen Ende der Gateelektrode. Stattdessen oder zusätzlich kann der Ladungsspeicher zwischen einer von der Gateelektrode isolierten Elektrode und dem Halbleiterbereich unter dieser isolierten Elektrode angeordnet sein.

Demgemäß wird die angegebene Aufgabenstellung insbesondere durch den Gegenstand des Anspruchs 1 oder des Anspruches 16 gelöst.

Der erfindungsgemäße Halbleiterspeicher weist nachstehende Vorteile auf. Er hat einen vergleichsweise einfachen Aufbau.und läßt sich mit einem einfachen Taktpulsmuster beschreiben und auslesen. Hinzu kommt ein großes Auslesesignal, so daß hochempfindliche Lesebzw. Tastverstärker nicht erforderlich sind. Auch läßt sich der erfindungsgemäße Halbleiterspeicher aus MOSFEI¹s sowohl vom Verarmungs- als auch vom Anreicherungstyp aufbauen. Der erfindungsgemäße Halbleiterspeicher hat - ähnlich wie eine typische Ein-Transistor-Speicherzelle -

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den Vorteil, daß nur ein einziger Kontaktdurchbruch und eine äußere einfache Verdrahtung benötigt werden. Die vorstehend genannten Nachteile der typischen EinTransistor-Speicherzelle weist dagegen der erfindungsgemäße Halbleiterspeicher nicht auf.

Weitere bevorzugte Ausfuhrungsformen der Erfindung sind in den Ansprüchen 2 bis 15 angegeben.

Die Maßnahmen gemäß den Ansprüchen 2 bis 4 haben den Vorteil, daß zur Herstellung des Halbleiterspeichers jeweils auf das den gegebenen Verhältnissen - auch wirtschaftlichen Verhältnissen - am günstigsten angepaßte Substrat zurückgegriffen werden kann.

Die Ansprüche 5 und 6 geben ein im Hinblick auf das der Erfindung zugrunde liegende Problem besonders einfaches Verdrahtungsschema wieder.

Die Ansprüche 7 und 8 geben zwei alternative Formen für den Ladungsspeicherabschnitt an, verbunden mit dem Vorteil einer geringen Anzahl von Elementen für diese Speicherzelle, wobei die Maßnahme gemäß Anspruch 8 für sich allein den weiteren Vorteil hat, daß die Dicke der auf dem Substrat aufgebrachten Halbleiterschicht in Abhängigkeit der gewählten Fremdstoffkonzentration in dieser Schicht reduzierbar ist.

Die Maßnahme gemäß Anspruch 9 hat den Vorteil einer besonders guten Steuerbarkeit der Raumladungszone bzw. des darunterliegenden vergrabenen Kanales.

Die Maßnahmen gemäß den Ansprüchen 10 und. 11 weisen

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die gleichen Vorteile wie die Maßnahme gemäß Anspruch auf.

Die Maßnahmen gemäß den Ansprüchen 12 bis 15 zeigen einen aus jeweils zwei symmetrisch angeordneten Speicherzellen aufgebauten Halbleiterspeicher, was zu einer weiteren Erhöhung der Packungsdichte und Speicherkapazi·*· tät des Speichers führt. Hierbei hat die Maßnahme gemäß Anspruch 13 als solche wiederum den Vorteil, daß die

1C Dicke der auf dem Substrat aufliegenden Halbleiterschicht minimiert werden kann. Mit dem mit Anspruch beanspruchten Halbleiterspeicher läßt sich die Ausbildung einer Raumladungszone und dementsprechend die Ausbildung eines vergrabenen Kanals zwischen der Raumladungszone und dem Substrat besonders gut steuern.

Der Gegenstand gemäß Anspruch 16 führt neben den bereits genannten Vorteilen zu einer weiteren Verringerung des Verdrahtungsaufwandes.

Die Erfindung wird anhand nachstehender Ausführungsbeispiele in Verbindung mit den beigefügten schematischen Zeichnungen noch näher dargestellt.

In den Zeichnungen zeigen:

Fig. 1 einen Querschnitt durch ein erstes Ausführ ungsbe is pieI;

Fig. 2 ein Ersatzschaltbild des in Fig. 1 wiedergegebenen Ausführungsbeispiels;

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Fig. 3A bis 3D, 4A und 4B Querschnitte durch das in

Fig. 1 wiedergegebene Ausführungsbeispiel während unterschiedlicher Speicherzustände. Diese Darstellungen dienen zur Erläuterung der Arbeitsweise des in Fig. 1 dargestell

ten Ausführungsbeispiels/

Fig. 5, 6A und 6B konkrete körperliche Wiedergaben

erfindungsgemäß hergestellter Speicherteile;

Fig. 7 bis 12 weitere Ausführungsbeispiele der Erfindung/

Fig. 13 eine graphische Darstellung der Maximal- und Minimal-Werte der Dicke der auf dem Substrat angeordneten Halbleiterschicht in Abhängigkeit von der in dieser Schicht vorhandenen Dotierungsstoff-Konzentration/

Fig. 14 ein weiteres Ausführungsbeispiel der Erfindung;

Fig. 15 eine Darstellung zur Veranschaulichung

der Verdrahtung der einzelnen Anschlüsse

für den Fäll, daß ein Speicher aus den

in Fig. 8 dargestellten Ausführungsbeispielen der Erfindung aufgebaut ist/ und

Fig. 16 eine Ansicht zur Erläuterung der Verdrahtung der Anschlüsse für den Fall, daß ein Speicher aus den in Fig. 10 wiedergegebenen Ausführungsbeispielen aufgebaut ist.

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Das in Fig. 1 dargestellte Ausführungsbeispiel eines Halbleiterspeichers 100 eignet sich im besonderen Maße für eine Speicherzelle, die an jedem Speicherplatz eines matrixartig aufgebauten Speichers angeordnet ist. Die Speicherzelle ist hierbei aus einem N-Kanal Feldeffekttransistor vom Anreicherungstyp mit isoliertem Gate oder einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) aufgebaut. Der dargestellte Halbleiterspeicher 100 weist ein N-Halbleitersubstrat 101 auf, auf welches eine P-Halbleiterschicht 102 in an sich bekannter Weise aufgebracht ist. In der Hauptoberfläche der P-HaIbleiterschicht 102 sind zwei N -diffusionsdotierte Bereiche 103a und 103b im Abstand voneinander angeordnet. Zwischen den beiden N -diffusionsdotierten Bereichen 103a und 103b ist eine Elektrode 105 auf einem Gateisolationsfilm 104 auf der Hauptfläche der P-Halbleiterschicht 102 angeordnet.

Die Elektrode 105 dient als Gateelektrode eines MOSFET's. Die Elektrode 1O5 ist mit einem Anschluß A einer Wortleitung im Schreibmode verbunden. Der Anschluß A wird im folgenden kurz Wortleitungsanschluß A genannt. Auf der P-Halbleiterschicht 102 sind zwei (nicht dargestellte) Elektroden im Abstand voneinander derart angeordnet, daß die beiden N -diffusionsdotierten Bereiche 103a und 103b sandwichartig zwischen diesen

iden Elektroden angeordnet sind. Eine dieser Elektroden ist n. einem Bitleitungsanschluß B im Lesemode verbunden, die andere Elektrode mit einem Massenanschluß C. Die beiden Elektroden werden üblicherweise so hergestellt, daß ein ohmscher ontakt zur P-Halbleiterschicht 102 sichergestellt ist. Eine weitere, ebenfalls nicht dargestellte Elektrode ist auf dem N -diffusionsdotierten Bereich 103a durch an sich bekannte Techniken derart hergestellt, daß ein Durchgangsloch bzw. Durchbruchkontakt entsteht und diese Elektrode mit einem Anschluß D einer Bitleitung im Schreibmode und einer Wortleitung im Lesemode (im folgenden kurz Bit/Wortieitungsanschluß D genannt) verbunden ist. Ein Kanal 106 des MOSFET's ist zwischen den beiden N -diffusionsdotierten Bereichen 103a und 103b

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ausgebildet. Ein vergrabener Kanal 107 befindet sich in der P-Halbleiterschicht 102 unterhalb des N⁺-diffusionsdotierten Bereiches 103b. Eine Raumladungszone 108 breitet sich vom N -diffusionsdotierten Bereich 103b in Richtung des vergrabenen Kanales 107 aus. Die Breite dieser Raumladungszone 108 ist durch die Menge der dem N -diffusionsdotierten Bereich 103b zugeführten elektrischen Ladung variierbar. Derartig aufgebaute Speicherzellen sind an den Schnittpunkten der Speichernatrix angeordnet. Die nachfolgenden Erläuterungen beziehen :;ich auf eine selektierte bzw. adressierte Speicherzelle. In Fig. 1 ist der Anschluß A mit der Wortleitung und einer Signalquelle 200 verbunden. Die Signalquelle 200 erzeugt eine Spannung von 5V - im Schreibmode und eine Spannung von OV im Lesemode. Der Anschluß B ist mit der Bitleitung und einer Signalquelle 210 verbunden. Die Signalquelle 210 erzeugt eine Spannung von OV im Schreibmode und eine Spannung von -3V im Lesemode. Der Anschluß D ist mit der Bit/Wortleitung und einer Informationsquelle 220 verbunden. Die Informationsquelle 220 erzeugt eine Spannung von 5V (Information"1") oder

TO eine Spannung von OV (Information "0")im Schreibmode und eine Spannung von OV (oder geöffnet) im Lesemode. Der Anschluß C

'■■* mit einer Spannungsquelle 230 verbunden, die konstant auf Massepotential liegt. Ist die Speicherzelle nicht adressiert, dann wird der Anschluß A mit OV im Schreibmode und der Anschluß D mit 5V beaufschlagt.

Fig. 2 zeigt das Ersatzschaltbild der in Fig. 1 dargestellten Speicherzelle. Gemäß Fig. 2 ist das Ausführungsbeispiel der erfindungsgemäßen Speicherzelle aus einem MOSFET Tr1 und zwei äquivalenten JFETs (Sperrschicht-FET s) Tr2 und Tr3 aufgebaut. Im einzelnen entspricht hierbei der N -diffusionsdotierte Halbleiterbereich 103a des in Fig. 1 dargestellten Halbleiterspeichers 100 dem Drain des MOS-Transistors Tr-1 und einem Gate des Sperrschichttransistors Tr2. Der N -diffusionsdotierte Bereich 103b entspricht dagegen der Source des

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isolierten Transistors Tr1 und einem Gate des Sperrschichttransistors Tr3. Das Gate des isolierten Transistors Tr1 ist mit dem Wortleitungsanschluß A und der Drain dieses Transistors Tr1 mit dem Bit/Wortleitungsanschluß D verbunden. Der Drain des Sperrschichttransistors Tr2 ist mit dem Bitleitungsanschluß B verbunden, und die Source des Sperrschichttransistors Tr2 ist mit dem Drain des Sperrschichttransistors Tr3 verbunden. Ferner ist die Source des Sperrschxchttransistors Tr3 mit dem Masseanschluß C verbunden, über den Bit/Wortleitungsanschluß D dem Drain zugeführte Ladungsträger werden durch den Kanal (106 in Fig. 1) des MOSFET Tr1 zu dessen Source übertragen. Wegen der Raumladungsschicht bzw. Verarmungszone 108 um den N diffusionsdotierten Halbleiterbereich 103b bildet sich ein Kondensator Cp aus. Dieser dient als Ladungsspeicher zwischen der Source des MOSFET Tr1 und der darunterliegenden Halbleiterschicht 102. Das entsprechende Ersatzschaltbild ist mit gestrichelten Linien in Fig. 2 dargestellt. Dementsprechend führt der obengenannte Ladungstransfer vom Drain zur Source des MOSFET Tr1 dazu, daß die Ladung am Kondensator Cp gespeichert wird. Demgemäß verbreitert sich die Raumladungszone 108 gemäß dem gestrichelten Bereich in Fig. 1. Als Folge hiervon verengt sich der vergrabene Kanal 107 unter der Raumladungszone 108 (in vertikaler Richtung in Fig. 1). Dies wiederum führt dazu, daß die Leitfähigkeit zwischen den Anschlüssen B und C entsprechend geändert wird.

Anhand der Fig. 3A bis 3D und 4h und 4B wird die Arbeitsweise des derart aufgebauten Halbleiterelements als Speicherzelle erläutert. Gemäß Fig. 3A wird der Anschluß D (die Bitleitung im Schreibmode) auf O-Potential (Information "0") gehalten, während der Anschluß A (die

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Wortleitung im Schreibmode) auf ein Potential gebracht wird, das über der Schwellspannung V_TH des MOSFET's gehalten wird. Hierzu wird der Anschluß A mit 5V beauf- : :;hlagt, um den MOSFET Tr1 leitend zu halten. Da das Potential des N -Halbleiterbereiches 103a auf Null liegt, trifft dies auch für das Potential des N -Halbleiterbereiches 103b zu. Als Folge hiervon bildet sich nur eine geringfügige Raumladungszone 108a zwischen den N -Halbleiterbereichen 103 und der Halbleiterschicht 102 entsprechend dem Einbaupotential oder Diffusionspotential zwischen diesen Abschnitten aus. Hierdurch wird sichergestellt, daß die Raumladungszone 108a nicht bis zum Halbleitersubstrat 101 reicht. Daraufhin wird der Anschluß A auf ein Potential unterhalb der Schwellspannung V_mtr gebracht, d.h. auf OV. Der MOSFET

XaL

TrI ist hierbei nicht-leitend (Fig. 3B). Demgemäß weist der zwischen der Raumladungszone 10 8b und dem Substrat 101 liegende Bereich, d.h. der vergrabene Kanal 107 eine große Leitfähigkeit auf. Dies bedeutet, daß ein leitender Zustand zwischen den Halbleiterbereich 103b und das Substrat 101 eingeschrieben bzw. eingelesen ist.

Wird nun gemäß Fig. 3C der Anschluß D auf ein positives Potential, d.h. auf 5V (Information "1") und der Anschluß A ebenfalls auf 5V gebracht, dann ist der MOSFET Tr1 leitend, so daß das Potential des N -diffusionsdotierten Halbleiterbereiches 103b ebenfalls auf ein positives Potential gebracht wird. Dessen Potential wird sozusagen vom Potential des N -diffusionsdotierten Halbleiterbereiches 103a mitgezogen. Als Ergebnis breitet sich eine große Raumladungszone 108c zwischen dem Halbleiterbereich 103b und dem Substrat 101 aus, und zwar derart, daß die Raumladungszone 108c bis zum Substrat 101 reicht. Wird nun der Anschluß A wieder auf OV gelegt, also auf ein Potential unterhalb der Schwellspannung V_n^, dann wird der

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MOSFET Tr1 in den nichtleitenden Zustand überführt. Wird ferner der Anschluß D ebenfalls auf OV gelegt, dann kann der N -diffusionsdotierte Halbleiterbereich 103b auf einem positiven Potential eine Zeit lang gehalten werden, wobei der Abschnürungszustand, also der Zustand, in welchem die Raumladungszone 1O8d zwischen dem Halbleiterbereich 103b und der Halbleiterschicht 102 bis zum Substrat 101 reicht, aufrechterhalten. Demgemäß wird ein Zustand mit einer sehr geringen Leitfähigkeit zwischen den N -diffusionsdotierten Halbleiterbereich 103b und dem Su. strat 101 für eine bestimmte Haltezeit aufrechterhalte . Dies bedeutet, daß ein nicht-leitender Zustand zwisc: en den Anschlüssen B und C eingeschrieben worden ist. Aus der vorstehenden Beschreibung des dargestellten Ausführungsbeispiels folgt, daß ein leitender und ein nichtleitender Zustand zwischen die Anschlüsse B und C dadurch eingeschrieben werden kann, daß bestimmte Potentiale wahlweise an die Anschlüsse A und D gelegt werden.

Anhand der Fig. 4A und 4B wird das Auslesen von Informationen aus der Speicherzelle erläutert. Um die gespeicherte Information auszulesen, wird der Anschluß D (Wortleitung im Auslese-Mode) einer zu adressierenden Zelle auf OV gehalten oder geöffnet, um die Breite der Raumladungszone iO8e zwischen dem N -diffusionsdotierten Halbleiterbereich 103a und der Halbleiterschicht 102 geringfügig zu verringern (Fig. 4A), und zwar derart, daß die Raumladungszone 108e nicht bis zum Substrat 101 reicht. Auf der anderen Seite wird die andere Wortleitung D (der nicht-selektierten Zelle) im Auslese-Mode jeweils auf einem positiven Potential bzw. auf 5V gehalten, damit die Raumladungszone iO8f zwischen dem N -diffusionsdotierten Halbleiterbereich 103a und dem Substrat 101 bis zum Substrat 101 reicht und somit ein Abschnürungszustand

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geschaffen wird (Fig. 4B). Als Ergebnis wird die nichtausgewählte Speicherzelle, die im Lese-Mode mit der Bitleitung B verbunden ist - diese ist ihrerseits mit der zu adressierenden Speicherzelle verbunden - im nicht-leitenden Zustand zwischen den Anschlüssen B und C gehalten (Fig. 4B) - wegen der Raumladungszone iO8f zwischen dem Halbleiterbereich 1Ö3a und dem Substrat 101 -, und zwar unabhängig von der in dieser Speicherzelle gespeicherten Information. Wird nun eine geeignete Potentialdifferenz zwischen die Anschlüsse B und C der selektierten Speicherzelle, in diesem Ausführungsbeispiel OV an den Anschluß C und -3V an den Anschluß B/ angelegt, dann wird ein Lei-■■-ungszustand (leitend oder nicht-leitend) zwischen den .nschlüssen B und C dieser adressierten Zelle entsprechend dem leitenden oder nicht-leitenden Zustand des vergrabenen Kanals 107 des MOSFETS festgestellt da die Ausdehnung der Raumladungszone i08e zwischen dem Halbleiterbereich 103a und dem Substrat 101 gemäß Fig. 4A nur geringfügig ist. Demgemäß wird die Information der adressierten Speicherzelle im Lese-Mode an der Bit-Leitung B ausgelesen. Während des obenbeschriebenen Lese-Modes wird der Anschluß A stets auf OV gehalten. Liegt im obenbeschriebenen Lese-Mode das Potential des Anschlusses B über dem des Anschlusses C, dann ergibt sich insoweit ein Nachteil, als die Halbleiterschicht 102 und der Halbleiterbereich 103a in Vorwärtsrichtung vorgespannt sind, wenn der Anschluß D auf OV liegt und die Raumladungszone um den Halbleiterbereich 103b zusammenschrumpft. Deswegen ist der Bitleitungsanschluß B mit einem negativen Potential gegenüber dem Masseanschluß C beaufschlagt. Durch Anlegen einer derartigen Potentialdifferenz zwischen die Anschlüsse B und C wird die Information "1" festgestellt, da kein Strom zwischen diesen Anschlüssen fließen kann,

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wenn der vergrabene Kanal 107 durch den Abschnürungseffekt der sich verbreiternden Raumladungszone 108 verdrängt ist. Bleibt dagegen der vergrabene Kanal 107 bestehen, dann wird die Information "O" festgestellt, da ein Strom zwischen den Anschlüssen B und C fließt.

Die vorstehende Beschreibung des Ausführungsbeispiels der Erfindung zeigt, daß große Lese-Ausgangssignale erhältlich sind, ohne daß es der Verwendung eines Kondensators großer Kapazität bedarf. Dies liegt daran, daß die gespeicherte Information dadurch ausgelesen wird, daß der Stromfluß durch den vergrabenen Kanal 107 festgestellt wird, wobei sich der Stromdurchgang durch den vergrabenen Kanal infolge einer gespeicherten Ladung ändert, - nicht dagegen durch die sonst übliche direkte Ermittlung der gespeicherten Ladung. Demgemäß bedarf die erfindungsgemäße Speicherzelle weder eines kostspieligen AusleseVerstärkers, der empfindlich genug ist, auch schwache Ausgangssignale aus den Speicherzellen noch verstärken zu können, noch eines komplexen Musters von Taktpulsen zur Festlegung der Arbeitszeiten. Die erfindungsgemäße Speicherzelle hat weiterhin den Vorteil, daß weder im Schreib- noch im Lese-Mode eine Signalverzögerung infolge der verzögernden Wirkung eines Speicherkondensators auftritt, da bei ihr das direkte Antakten des Kondensators vermieden wird.

Demgemäß zeichnet sich die erfindungsgemäße Speicherzelle durch eine stark erhöhte Arbeitsgeschwindigkeit gegenüber konventionellen Speicherzellen aus. Hinzu kommt, daß in der erfindungsgemäßen Speicherzelle nur äußerst wenig Elemente zum Schreiben und Lesen einer Information benötigt werden, so daß die Speicherzelle nur so wenig Raum einnimmt, wie für einen MOSFET nötig ist, selbst wenn die Zelle zwei äquivalente JFET's aufweist. Auch dieser

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Vorteil führt zu einer Erhöhung der Arbeitsgeschwindigkeit. Die Struktur der erfindungsgemäßen Halbleiterzelle ermöglicht es außerdem, daß die Dicke der die Speicherzelle aufbauenden Halbleiterschicht deutlich reduziert werden kann. Dies führt zu einer Verringerung einer von Alpha-Partikeln herrührenden Ladungsansammlung, die ihrerseits insbesondere zu allmählich anwachsenden Fehlern oder "Soft"-Fehlern führt. Die Alpha-Partikel werden von den radioaktiven Substanzen, beispielsweise Uran, Thorium u.dgl. ausgesandt, die im Keramikmaterial enthalten sind, welches gewöhnlich zur Ummantelung eines IC-Chip verwendet wird. Die erfindungsgemäße Speicherzelle ist gegegen durch Alpha-Partikel hervorgerufene Fehler vier mal unempfindlicher als übliche Ein-Transistor-Speicherzellen.

Anhand der Fig. 5, 6A und 6B ist ein körperlich konkretes Ausführungsbeispiel einer erfindungsgemäßen Speicherzelle dargestellt. Als Massenanschluß C und Bitleitungsanschluß B im Auslese-Mode wird hierbei eine die Anschlüsse B und C einschließende Halbleiterschicht 102 verwendet, die vollständig von Isolationsschichten 120a und 120b und dem Halbleitersubstrat 101 umgeben ist. Das Halbleitersubstrat 101 hat hierbei den umgekehrten Leitungstyp wie die Halbleiterschicht 102. Die auch in der Fig. 1 dargestellten Anschlüsse B und C sind in der Halbleiterschicht 102 angeordnet. Der gleichzeitig als Gateelektrode 105 verwendete Anschluß A besteht aus einem Metall oder einer Fremdstoffe enthaltende polykristallinen Siliziumschicht. Auf dieser als Gateelektrode 105 dienenden Schicht ist eine Leitungsschicht 122 aufgebracht. Die Leitungsschicht 122 dient als Anschluß D und verläuft quer über die als Gateelektrode dienenden Schicht. Zwischen der Gateelektrode 105 und

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der Leitungsschicht 122 ist eine Isolationsfilm-Zwischenschicht 123 angeordnet. Die Leitungsschicht 122 ist mit dem Halbleiterbereich 103a über einen Kontaktdurchbruch 124 verbunden. Der Kontaktdurchbruch 124 durchquert die Isolationsfilm-Zwischenschicht 123 und die Isolationsschicht 120b. Das anhand der Fig. 5, 6A und 6B dargestellte Ausführungsbeispiel weist lediglich einen Kontaktdurchbruch 124 pro Speicherzelle auf. Aus diesem Ausführungsbeispiel , insbesondere aus der Fig. 5, ergibt sich, daß die pro Speicherzelle benötigte Chipfläche im wesentlichen gleich einer Fläche ist, die von einem MOSFET benötigt wird. Diese Fläche ist beachtlich kleiner als die für übliche Ein-Transistor-Speicherzellen benötigte.

Für das in Fig. 1 dargestellte Ausführungsbeispiel sollen folgende Voraussetzungen gelten:

Die Fremdstoffkonzentration N₂. der P-Halbleiterschicht

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102 sei P = 5 χ 10 cm . Die Schwellspannung V__ des

InL MOSFET's sei 0,5V. Die Schreibspannung V_Q am Anschluß D und die Gatespannung V am Anschluß A seien OV bzw. 5V. Unter diesen Voraussetzungen ergeben sich folgende geometrischen Anforderungen an die erfindungsgemäße Speicherzelle:

_2t- Die Ausdehnungsbreite W der sich vom Halbleiterbereich 103b in die Halbleiterschicht 102 ausdehnende Raumladungszone 108 ergibt sich aus der nachstehenden Gleichung:

/

Dabei gilt:

Z,q : Elektrizitätskonstante des leeren Raumes,

K : Elektrizitätskonstante der Halbleiterschicht

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ft « *

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q : Größe der elektrischen Ladung,

ν.. : Einbaupotentialdifferenz zwischen dem Halbleiterbereich 103b und der Halbleiterschicht 102 und V : Potentialdifferenz zwischen dem Halbleiterbereich 103b und der Halbleiterschicht 102.

Im Schreib-Mode eines leitenden Zustandes/ d.h. wenn V = 5V und V_ß = OV ist, dann ist das Potential des Halbleiterbereiches 103b ebenfalls OV. Die Breite W ergibt sich dann zu 0,5 um, da in der Gleichung(i) V = O ist. Im Schreib-Mode eines nicht-leitenden Zustandes, d.h. wenn V- = 5V und V_ = 5V ist, hat das Potential des Halbleiter-

Ά LJ

bereiches 103b im wesentlichen einen Wert, der gleich ~> dem Potential des Halbleiterbereiches 103a ,abzüglich der Schwellspannung V_,„ des MOSFET's ist.Die Ausdehnungsbreite

XXl

W ist dann 1,2 um, da in der Gleichung (1)V = V_D - V_TH = 4,5V ist. Sind für die Tiefe des Halbleiterbereiches 103b 0,3 um vorgesehen, dann muß die Tiefe der Halbleiterschicht 102 dementsprechend zwischen 0,8 und 1,5 um, unter Einschluß der angegebenen Grenzen, liegen.

In Fig. 7 ist ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers dargestellt, in welehern für die Anschlüsse D und B ein gemeinsamer Anschluß vorgesehen ist. Im Schreibbetrieb arbeitet dieses Ausführungsbeispiel der Erfindung in gleicher Weise wie das in Fig. 1 gezeigte Ausführungsbeispiel. Im Auslesebetrieb wird dagegen eine Vorwärts-Potentialdifferenz an den PN-Übergang zwischen den gemeinsamen Anschluß von B und D und den Erdanschluß C gelegt, um einen leitenden oder nicht-leitenden Zustand zwischen, diesen beiden Klemmen festzustellen. Die gemeinsame Verwendung der in Fig. 1 gezeigten Anschlüsse D und B als ein Anschluß ermöglicht

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O IUO I Ό Ι

ein Weglassen eines Anschlusses, welcher dem Bitleitungsanschluß B im Auslese-Mode in Fig. 1 entspricht. Dies führt zu einer Reduzierung der Anzahl elektrischer Leiter und demgemäß zu einer Reduzierung der von der Speicherzelle benötigten Gesamtfläche. Hinzu kommt, daß diese Maßnahme zu einer Verkürzung des Abstandes zwischen den Ausleseanschlüssen führt und somit zu einer Erhöhung des Auslesestromes infolge einer Verringerung des Kanalwiderstandes. Als weitere Folge dieser Maßnahme ergibt sich zusätzlich eine Erhöhung der Arbeitsgeschwindigkeit.

Im übrigen ist das in Fig. 7 dargestellte Ausführungsbeispiel wiederum aus dem Substrat 101, der darauf angeordneten Halbleiterschicht 102 _t den in der Halbleiterschicht 102 vorgesehenen N -diffusionsdotierten Halbleiterbereichen 103a und 103b sowie der Gateelektrode 105 aufgebaut.

Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. 8 dargestellt. Bei diesem Ausführungsbeispiel wird ein MIS (Metall-Isolator-Halbleiter)-Kondensator mit einer Kondensatorelektrode derart verwendet, daß ein einen Kondensator Ca einschließender Ladungsspeicherbereich aufgebaut wird. Dieser Ladungsspeicherbereich ist zusätzlich zum und neben dem bereits beschriebenen diffusionsdotierten Halbleiterbereich 103b angeordnet. In Fig. 8 - wie in allen anderen Figuren - sind zwar für funktionell gleiche Teile die gleichen Bezugszeichen vorgesehen. Diese Teile werden aber - soweit bereits geschehen - nicht erneut beschrieben. Auf einer Oberfläche der P-leitenden Halbleiterschicht 102, und zwar zwischen dem N -diffusionsdotierten Halbleiterbereich 103b und dem mit dem Masseanschluß C verbundenen

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Elektrodenbereich, ist eine Elektrode 109 des Kondensators Ca über dem Gateisolationsfilm 104 angeordnet. Die Elektrode 109 ist mit einem Elektrodenanschluß Vc verbunden. Im vorstehenden Ausführungsbeispiel wird der Elektrodenanschluß Vc des Kondensators Ca stets auf einem vorgegebenen Potential, beispielsweise 5V gehalten. Demgemäß werden die Speicherabschnitte nicht nur durch den diffusionsdotierten Halbleiterbereich 103b, sondern darüberhinaus auch durch einen unmittelbar unter der einen Elektrode 109 des Kondensators Ca liegenden Oberflächenbereich der P-Halbleiterschicht 102 realisiert. Durch das Anlegen des obengenannten Potentials an den Elektrodenanschluß Vc des Kondensators Ca wird insbesondere der Aufbau der Raumladungszone 108 über dem vergrabenen Kanal 107 erleichtert. Im übrigen arbeitet dieses Ausführungsbeispiel der erfindungsgemäßen Speicherzelle sowohl während des Schreib-Betriebes als auch während des Lese-Betriebes in gleicher Weise wie das in Fig. 1 dargestellte Ausführungsbeispiel. Zwar ist die eine Elektrode 109 des Kondensators Ca in diesem Ausführungsbeispiel vorgesehen. Diese Elektrode 109 des Kondensators Ca wird aber zeitkonstant mit einer konstanten Spannung beaufschlagt - im Gegensatz zu vergleichbaren bekannten Halbleiterspeichern, bei welchen viele Steuerelektroden mit einem gemeinsamen Leiter verbunden sind, um über Taktimpulse gesteuert zu werden. Eine derartige Maßnahme führt zu einer beachtlichen Signalverzögerung. Ein solcher bekannter Halbleiterspeicher ist beispielsweise in der US-PS 4 161 741 beschrieben. Gegenüber diesem bekannten Halbleiterspeicher hat demnach der erfindungsgemäße Halbleiterspeicher den Vorteil einer hohen Arbeitsgeschwindigkeit.

Bei dem in Fig. 9 dargestellten Ausführungsbeispiel ist

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O IUU I

der in Fig. 8 gezeigte Kondensator Ca durch eine doppelte Schicht aus polykristallinem Silizium aufgebaut. In diesem Ausführungsbeispiel ist zwar der Kondensator Ca, nicht aber der diffusionsdotierte Bereich 103b vorgesehen. Im einzelnen ist hierbei der Gateisolationsfilm auf der Halbleiterschicht 102 aufgebracht. Am einen Ende des Gateisolationsfilmes 104 ist der diffusionsdotierte Halbleiterbereich 103a, am anderen Ende des Gateisolationsfilms 104 ist die eine Elektrode 109 des Informationsspeicherkondensators Ca vorgesehen. Die Elektrode 109 liegt demnach dem diffusionsdotierten Halbleiterbereich 103a gegenüber. Die Elektrode 109 des Kondensators Ca wird von einer Isolationsfilm-Zwischenschicht 125 überdeckt. Auf den oberen Oberflächen der Isolationsfilm-Zwischenschicht 125 und des Gateisolationsfilms 104 sind eine Wortleitung 105A im Lese-Mode und eine Gateelektrode 105B des MOSFET's aufgebracht und mit dieser verbunden. Die Gateelektrode 105B überdeckt hierbei jedoch nicht denjenigen Teil des Gateisolationsfilmes 104, welcher

2C dem diffusionsdotierten Halbleiterbereich 103a zugeordnet ist. Der so aufgebaute Kondensator Ca wird mit einer konstanten Spannung Vc beaufschlagt. Der elektrische Ladungstransfer zum Kondensator findet dann im leitenden Zustand des MOSFET's statt. Die Inversionsschicht oder der tiefe Verarmungszustand wird in der Oberfläche der HalbIelterschicht 102 im Kondensator Ca aufgebaut, so daß die Ausdehnungsbreite der Raumladungszone ähnlich wie in den vorangegangenen Ausführungsbeispielen gesteuert werden kann. Demgemäß zeigt auch das in Fig. 9 dargestellte Ausführungsbeispiel im wesentlichen die gleichen Vorteile wie das anhand der Fig. 8 beschriebene Ausführungsbeispiel.

In Fig. 10 ist ein weiteres Ausführungsbeispiel der er-

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findungsgemäßen Halbleiterspeicheranordnung dargestellt. Auch hier werden wieder im wesentlichen nur diejenigen Teile bzw. Einheiten näher erläutert, die gegenüber den vorangehenden Beispielen neu hinzugekommen oder geändert wurden. Im dargestellten Ausführungsbeispiel sind zwei Speicherzellen symmetrisch zueinander bezüglich eines gemeinsamen zentrisch angeordneten Anschlusses angeordnet. Ein N -diffusionsdotierter Halbleiterbereich 103a und zwei N -diffusionsdotierte Halbleiterbereiche 103b zu beiden Seiten des Halbleiterbereiches 103a sind in der P-Halbleiterschicht 102 ausgebildet. Die P-HaIbleiterschicht 102 ist wiederum auf dem N-Halbleitersubstrat 101 aufgebracht. Die Gateelektroden 105 der MOSFET's sind unter Zwischenschaltung des Gateisolationsfilmes 104 auf denjenigen Oberflächenbereichen der P-Halbleiterschicht 102 angeordnet, die zwischen dem N -diffusionsdotierten Halbleiterbereich 103a und den beiden N -diffusionsdotierten Halbleiterbereichen 103b liegen. Diese Gateelektroden 105 sind mit Wortleitungsanschlüssen AA für den Schreibbetrieb verbunden. Außerhalb der beiden N -diffusionsdotierten Halbleiterbereiche 103b sind auf der P-Halbleiterschicht 102 zwei Elektroden angeordnet. Jede Elektrode hat einen Abstand von dem ihm benachbarten Halbleiterbereich 103b. Außerdem ist jede Elektrode mit einem Wortleitungsanschluß BB für den Lese-Betrieb verbunden. Die Elektroden sind zwar im einzelnen nicht dargestellt. Sie sind aber unter Anwendung üblicher Techniken so ausgebildet, daß sie ohmschen Kontakt mit der P-Halbleiterschicht 102 haben. In ähnlicher Weise .

ist eine Elektrode, auf dem einen N -diffusionsdotierten Halbleiterbereich 103a angeordnet und mit einem Anschluß DD einer Bitleitung für den Schreib-Betrieb und einer Bitleitung für den Lese-Betrieb verbunden.

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Zum Einschreiben einer Information in eine Halbleiterspeicherzelle des vorstehenden Ausführungsbeispiels wird der Wortleitungsanschluß BB für das Auslesen auf OV gehalten. Der Anschluß DD der Bitleitung für den Schreib-Mode und der Bitleitung für den Auslese-Mode wird entweder mit 5V (wenn die Information "1" ist) oder mit OV (wenn die Information "0" ist) beaufschlagt. Sodann wird der zum Schreiben vorgesehene Wortleitungsanschluß AA mit 5V beaufschlagt. Wird nun der Bitleitungs/Bitleitungs-Anschluß DD mit 5V beaufschlagt, dann strömen Elektronen vom N -diffusionsdotierten Bereich 103a durch den Kanal 106 des MOSFET's ab, so daß eine Raumladungszone 108 um den diffudionsdotierten Bereich 103b aufgebaut wird. Diese dehnt sich soweit aus, bis sie die Grenzschicht zwischen der P-Halbleiterschicht 102 und dem N-Halbleitersubstrat 101 erreicht. Demgemäß wird der vergrabene Kanal 107 so stark zusammengeschnürt, daß er verschwindet. Ist dieser Zustand erreicht, dann ist eine "1" eingespeichert. Liegt dagegen der Litleitungs/Bitleitungs-Anschluß DD auf OV, dann dehnt sich die Raumladungszone 108 nicht aus. Demgemäß bleibt der vergrabene Kanal 107 bestehen.

Um eine Information von einer ausgewählten Speicherzelle auszulesen, wird der Wortleitungsanschluß BB beim Auslesen auf OV gehalten. Der zum Schreiben benutzte Wortlei tungsanschluß AA wird auf -3V gebracht. Daraufhin wird der Bitleitungs/Bitleitungsanschluß DD mit -3V beaufschlagt, um auf diese Weise eine Potentialdifferenz zwischen den Anschlüssen BB und DD aufzubauen. Die gespeicherte Information wird nun durch Feststellen des Leitungszustandes zwischen den Anschlüssen BB und DD ermittelt, d.h. es wird festgestellt, ob der Bereich zwischen diesen beiden Anschlüssen leitend oder nichtleitend ist. Mit anderen Worten wird festgestellt,

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ob der vergrabene Kanal 107 infolge der Raumladungszone 108 zum Verschwinden gebracht worden ist, d.h. eine "1" gespeichert worden ist, oder ob er noch besteht, d.h. eine "0" gespeichert worden ist. Der Wortleitungsanschluß AA wird deswegen vor einem Anlegen der Spannung von -3V an den Bitleitungs/Bitleitungsanschluß DD ebenfalls mit -3V beaufschlagt, um zu vermeiden, daß der MOSFET während der Spannungszufuhr von -3V an den Anschluß DD leitend ist. Der Wortleitungsanschluß BB ist bei einer nicht-selektierten bzw. nicht-adressierten Speicherzelle anstelle von OV mit -3V belegt.

Fig. 11 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers. In diesem Ausführungsbeispiel sind zwei Kondensatoren Ca vorgesehen, deren Elektroden 109 mit Kondensatorelektrodenanschlüssen Wc verbunden sind. Die Elektroden 109 sind auf dem Gateisolationsfilm 104 angeordnet. Sie befinden sich über Oberflächenabschnitten der P-Halbleiterschicht 102, die zwischen den beiden N -diffusionsdotierten Halbleiterbereichen 103b und denjenigen Elektroden liegen, die mit den Wortleitungsanschlüssen BB für das Auslesen verbunden sind. Ähnlich wie in Fig. 8 wird eine konstante Spannung von 5V an die Elektrodenan-Schlüsse Wc angelegt, um die Ausbildung der Raumladungszone 108 zu erleichtern. Demgemäß bilden diejenigen Oberflächenabschnitte der P-Halbleiterschicht 102 Raumladungsspeicherzonen, die unterhalb der Elektroden 109 der Kondensatoren Ca liegen. Im übrigen wird das Einschreiben und Auslesen von Information bei dem in Fig. 11 dargestellten Ausführungsbeispiel in gleicher Weise wie bei dem in Fig. 10 dargestellten Ausführungsbeispiel durchgeführt.

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IUU ΙΟΙ

Fig. 12 zeigt einen Querschnitt durch ein weiteres
Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers. Bei diesem Ausführungsbeispiel ist der in
Fig. 8 dargestellte N -diffusionsdotierte Halbleiterbereich 103b nicht vorgesehen. Stattdessen dienen

die beiden Kondensatoren Ca als Ladungsspeicherbereiche. Deren Elektroden 1O9 sind so ausgebildet, daß
sie teilweise die Gateelektroden 105 der MOSFET's überlappen. Zwischen den Gateelektroden 105 der MOSFET's und den Elektroden 109 der Kondensatoren Ca ist ein Isolationsfilm 110 vorgesehen. Im übrigen überdeckt der Isolationsfilm 110 die Gateelektrode 105. Das Weglassen des N -diffusionsdotierten Halbleiterbereiches 103b sorgt nicht nur für eine Reduzierung des Kanalwiderstandes und damit zu einer Erhöhung der Arbeitsgeschwindigkeit. Vielmehr wird darüberhinaus auch der gestalterische Freiheitsgrad für den Aufbau der Halbleiterzelle bezüglich der Dicke d und der Fremdstoffkonzentration N,. der P-Halbleiterschicht 102 erhöht. Hierzu wird jedoch im einzelnen noch Stellung genommen. Der Minimalwert dmin für die Dicke d der P-Halbleiterschicht 102 ist so festgelegt, daß der vergrabene Kanal 107 im ¹¹O"-Zustand ausgebildet werden kann, d.h. in einem Zustand, in dem keine Ladung im obengenannten Ladungsspeicherbereich gespeichert ist. Der

Maximalwert dmax ist dadurch festgelegt, daß im "1"-Zustand kein vergrabener Kanal 1O7 ausgebildet ist. Die
Dicke d der P-Halbleiterschicht 102 ist nun so gewählt, daß sie in dem von den Werten dmin und dmax angegebenen Bereich liegt.

Die Werte dmin und dmax für das in Fig. 12 dargestellte Ausführungsbeispiel lassen sich durch folgende Gleichungen wiedergeben:

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V₅)

λ NA ...

^lnni ^{( ;}

'= V_w - Vpe - 2f_F

^Ksi'

Cox 2

_Λν

?= (V_w - V_FB - 2</p)2 - 1 (7)

' Cox²

Hierbei ist:

Ksi die Dielektrizitätskonstante von

Silizium

ni. die Eigen-Fremdstoffkonzentration K die Boltzman-Konstante

T die absolute Temperatur

Vw die Informations-Schreibspannung

V__D die Flachbandspannung und

FB

Cox die Kapazität des Gateoxidationsfilmes.

Der Wert für dmin für das in Fig. 11 dargestellte Ausführungsbeispiel ergibt sich wie folgt:

/i <■£ o-Vbi
30

wobei gilt:

V, . das Einbaupotential und X. die Tiefe des diffusionsdotierten Bereiches 103b.

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IUU ΙΟ/

In Fig. 13 sind die möglichen Werte von dmin und dmax gegenüber der Fremdstoffkonzentration N_A der P-HaIbleiterschicht 102 graphisch wiedergegeben. Hierbei wird vorausgesetzt, daß für Vw, V_pß, Xj und die Dicke des Gateisolationsfilmes 104 folgende Werte gelten: 5V, -0,95V, 0.25 um bzw. 300A. In Fig. 13 gibt die mit dmax bezeichnete Kurve den Maximalwert der Dicke d der P-Halbleiterschicht 102 an. Die mit dmin I und dmin II bezeichneten Kurven geben die Minimalwerte für die P-HaIbleiterschicht 102 an, im ersten Fall bei vorhandenem N -diffusionsdotierten Halbleiterbereich 103b und im zweiten Fall ohne diesen Bereich. Aus Fig. 13 ergibt sich, de.ß die gestalterische Freiheit für die Dicke d und die Fremdstoffkonzentration N₂, der P-Halbleiterschicht 102

dann beachtlich vergrößert wird, wenn der N -diffusionsdotierte Halbleiterbereich 103b - gemäß dem in Fig. 12 dargestellten Ausführui.gsbeispiel - weggelassen wird.

Bei dem in Fig. 12 dargestellten Ausführungsbeispiel kann weiterhin die Ladungsspeicherkapazität, d.h. die Kondensatorfläche auf ungefähr ein Drittel des hierfür bei konventionellen Ein-Transistor- Speicherzellen üblichen Wertes reduziert werden. Demgemäß kann der gesamte Zellbereich im Falle eines 256Kbit RAM auf etwa zwei Drittel des hierfür bei einem konventionellen Speicher erforderlichen Wertes reduziert werden. Trotz des großen Vorteils der Reduzierung des Zellbereiches auf zwei Drittel des bei konventionellen Zellen hierfür erforderlichen Bereiches kann die erfindungsgemäße Speicherzelle Ausgangssignale abgeben, die ungefähr drei Mal größer als die bei vergleichbaren konventionellen Speicherzellen sind.

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Fig. 14 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel der erfindungsgemäßen Speicherzelle. Hierbei werden die Ladungsspeicherbereiche durch übereinandergeschichtete Kondensatoren ausgebildet, wobei jeder Kondensator ein Paar von Elektroden 111 und 112 aufweist. Die Elektroden 111 und 112 liegen einander gegenüber. Zwischen ihnen ist der Isolationsfilm 110 vorgesehen. Die Elektroden 111 und 112 bilden zwei Elektroden pro Kondensator. Bei dem in Fig. 14 dargestellten Ausführungsbeispie1 kann der Kondensator teilweise auf der Oberfläche eines Isolationsfilmes 113 aufgebracht sein, wobei der Isolationsfilm 113 zwei benachbarte Speicherzellen voneinander isoliert. Hierdurch ist eine weitere Reduzierung der pro Speicherzelle benötigten Fläche möglich.

Vorstehend wurden Ausführungsbeispiele mit nur einer oder einem symmetrisch angeordneten Paar von Speicherzellen und der Betrieb dieser Speicherzellen beschrieben. In der Praxis werden gewöhnlich viele Speicherzellen der oben beschriebenen Art in Form einer Matrix zu einem Matrixspeicher angeordnet. Ein derartiges Ausführungsbeispiel ist in Fig. 15 dargestellt, in welchem eine Speicherzellenanordnung durch die in Fig. 8 dargestellten Speicherzellen aufgebaut wird. Die Verdrahtungsriehtungen der entsprechenden Anschlüsse sind durch die Symbole X und Y deutlich gemacht. Ein Auslesen aus einer derartigen Speicheranordnung wird in der bereits beschriebenen Weise durchgeführt, nämlich dadurch, daß OV an den Anschluß D der Bitleitung im Schreib-Mode und der Wortleitung im Lese-Mode einer adressierten Zelle und 5V an diese Anschlüsse von nicht-adressierten Zellen angelegt werden.

In ähnlicher Weise sind in Fig. 16 die Verdrahtungsrich-

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tungen einer aus .Speicherzellen gemäß Fig. 10 autgebauten Speicherzellenanordnung veranschaulicht. Ein Auslesen aus selektierten Zellen wird dadurch ausgeführt, daß OV an den Anschluß BB der Wortleitung zum Auslesen und -3V an diese Anschlüsse nicht-selektierter Zellen angelegt werden.

Aus vorstehender Beschreibung ergibt sich, daß bei einer erfindungsgemäß aufgebauten Speicheranordnung das Auslesen von Information in der Weise durchgeführt wird, daß der durch einen vergrabenen Kanal 107 fließende Strom gemessen wird. Der Strom ändert sich hierbei mit der Ausdehnungsbreite W einer Raumladungszone 108. Die Ausdehnungsbreite jeder Raumladungszone 108 ändert sich mit der gespeicherten Ladung. Demgegenüber wird bei konventionellen derartigen Speicherzellen die gespeicherte Ladung direkt gemessen. Demgemäß kann bei den erfindungsgemäßen Speicherzellen ein größeres Auslesesignal erhalten werden, als bei der direkten Messung gespeicherter Ladung. Da es bei der erfindungsgemäßen Speicherzelle ferner möglich ist, mittels eines einzigen Anschlusses zwei Anschlüsse vollkommen unterschiedlicher Funktion zu realisieren, beispielsweise den Bitleitungsanschluß im Schreib-Mode (Anschluß D) und einen Bitleitungsanschluß im Lese-Mode (Anschluß B),kann die Anzahl der notwendigen Verdrahtungen verringert und damit die Packungsdichte des Speichers erhöht werden. Ferner kann in der erfindungsgemäßen Speicherzelle der Abstand zwischen den Ausleseanschlüssen B, C und BB verringert werden. Hierdurch werden der Kanalwiderstand verringert sowie die Arbeitsgeschwindigkeit und der Auslesestrom erhöht. Wird der diffusionsdotierte Bereich 103b zwischen dem die Speichervorrichtung bildenden MOSFET und einem zur Informationsspeicherung vorgesehenenMOS-Kondensator Ca

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weggelassen, dann verringert sich hierdurch der Kanalwiderstand weiterhin. Demgemäß wird durch diese Maßnahme die Arbeitsgeschwindigkeit zusätzlich erhöht. Gleichzeitig wird die Gestaltungsfreiheit für den Aufbau des erfindungsgemäßen Halbleiterelementes bezüglich der Dicke der Halbleiterschicht 102 und der Fremdstoffkonzentration der Halbleiterschicht 102,gegebenenfalls des Halbleitersubstrages 101 erhöht.

Neben den bereits geschilderten Ausführungsformen der Erfindung sind weitere Modifikationen möglich. So wurde beispielsweise in den vorangehenden Ausführungsbeispielen ein N-Kanal MOSFET verwendet. Stattdessen kann aber auch ein P-Kanal MOSFET verwendet werden. In diesem Fall sind beispielsweise in dem in Fig. 1 dargestellten Ausführungsbeispiel einige offensichtliche Änderungen erforderlich. So muß beispielsweise das Halbleitersubstrat 101 nunmehr vom P-Typ sein, die Halbleiterschicht 102 vom N-Typ und die diffusionsdotierten Bereiche 103a und 103b vom P -Typ. Die Anschlüsse B und C im Ausführungsbeispiel gemäß der Fig. 5 und 6, die in der gleichen Halbleiterschicht 102 ausgebildet werden, können beispielsweise aus einem Halbleiterbereich aufgebaut sein, welcher den gleichen Leitfähigkeitstyp und eine höhere Eremdstoffkonzentration als die Halbleiterschicht 102 (P in diesem Beispiel) haben. Bei dem in den Fig. 5 und 6 wiedergegebenen Ausführungsbeispielen kann ein DSA (Diffusions-Selbstausgerichtet )- MOSFET verwendet werden, der eine P -Halbleiterschicht rund um den Bereich 103a oder 103b aufweist. Das Halbleitersubstrat 101 in den vorangehend beschriebenen Ausführungsbeispielen kann beispielsweise durch ein Isolatorsubstrat, beispielsweise Siliziumoxid, Saphir, Spinell, Siliziumnitrid o.dgl. ersetzt werden. Ähnliche Betriebsbedingungen und vor al-

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3 IUb187

lem vergleichbare Vorteile sind auch bei den erfindungsgemäßen Halbleiterspeicherzellen anzutreffen, bei denen das Halbleitersubstrat durch ein Isolatorsubstrat ersetzt ist. Auch können die Mittel zum Feststellen, ob ein vergrabener Kanal 107 zwischen der Raumladungszone und dem Substrat 101 vorhanden ist oder nicht vorhanden ist, j η einer beispielsweise zur Papieroberfläche der Fig. 1 senkrechten Richtung angeordnet sein . Hierbei ist der vergrabene Kanal 107 zwischen diesem Mittel und in diesem Fall zwischen den Anschlüssen B und C bzw. zugehörigen Elektroden angeordnet.

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.39.

Leerseite

Claims

GEYER, HAGEMANN & PÄR:TN:ER; :·*"; -."-.

PATENTANWÄLTE .:„ ..* ",.*.:., PROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE

Destouchesstraße 60 · Postfach 400745 · 8000 München 40 -Telefon 089/304071* -Telex 5-216136 hage d -Telegramm hageypatent -Telekopierer 089-304071

Nippon Telegraph & Telephone München, den Public Corporation, Tokyo -j 9 _m Februar 1981

u.Z. Pat 129/8-81E vS/6/EG

PATENTANSPRÜCHE

Halbleiterspeicher, gekennzeichnet durch :

a) ein Substrat (101),

b) einem ersten auf dem Substrat (101) aufgebrachten Halbleiterbereich (102) eines ersten Leitungstyps

^1O" (P),

c) einem auf dem ersten Halbleiterbereich (102) aufgebrachten Gateisolationsfilm (104),

d) eine auf dem Gateisolatxonsfilm (104) angeordnete erste Gateelektrode (105; 105B),

e) einem zweiten. Halbleiterbereich (103a) eines zweiten Leitungstyps (N ), der im ersten Halbleiterbereich (102) auf der einen Seite der ersten Gateelektrode (105; 105B) ausgebildet ist,

f) einen ersten Ladungsspeicherabschnitt (103b; Ca), der im Abstand vom zweiten Halbleiterbereich (103a) auf der anderen Seite der Gateelektrode (105; 105B) ausgebildet ist und

g) Mittel (B, C; D; BB; DD) zur Ermittlung der Leitfähigkeit eines vergrabenen Kanales (107), der zwischen dem Substrat (101) und einer Raumladungszone (108) ausgebildet ist, die im ersten Halbleiterbereich (102) entsprechend

-2-

O IUO I

der Menge an dem Ladungsspeicherabschnitt (103b; Ca) zugeführter elektrischer Ladung aufgebaut ist.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (101) ein Isolatorsubstrat ist.
3. Speicher nach-Anspruch 2, dadurch gekennzeichnet, daß das Isolatorsubstrat ein Subtrat aus der nachstehend wiedergegebenen Gruppe ist: Siliziumoxid, Saphir, Spinell, Siliziumnitrid.
4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (101) ein Halbleitersubstrat des zweiten Leitungstyps (N) ist.
5. Speicher nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Mittel (B,C; D;BB;DD) zur Ermittlung der Leitfähigkeit des vergrabenen Kanals (107) aufweisen:

einen ersten externen Anschluß (B;D;DD), der mit dem zweiten Halbleiterbereich (103a) verbunden ist und einen zweiten externen Anschluß (C;BB), der mit einem Abschnitt des ersten Halbleiterbereiches (102) verbunden ist, welcher bezüglich des dazwischen angeordneten Ladungsspeicherabschnittes (103b; Ca) der Gateelektrode (105; 105B) gegenüberliegt.
6. Speicher nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet-, daß die Mittel (B,C; D;BB;DD) zur Ermittlung der Leitfähigkeit des vergrabenen Kanals (107) zusätzlich einendritten externen Anschluß (B;BB;) aufweisen, der mit einem Abschnitt des ersten Halbleiterbereiches (102) verbunden ist, welcher bezüglich des dazwischen angeordneten zweiten Halbleiterbe-

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reiches (103a) der Gateelektrode (105) gegenüberliegt.
7. Speicher nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Ladungsspeicherabschnitt (103b; Ca) einen dritten Halbleiterbereich (103b) aufweist, welcher den zweiten Leitungstyp (N ) hat und
ausgebildet ist.

typ (N⁺) hat und im ersten Halbleiterbereich (102)
8. Speicher nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Ladungsspeicherabschnitt (103b; Ca) einen Metall-Isolator-Halbleiterkondensator (Ca) mit einer auf dem Gateisolationsfilm (104) angeordneten Kondensatorelektrode (109) aufweist, wobei die Kondensatorelektrode (109) einen Abstand von der Gateelektrode (105; 105B) hat und mit einer vorgegebenen konstanten Spannung (V_,i W_,) beaufschlagt ist.
9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der dritte Halbleiterbereich (103b) unter einem zwischen der Kondensatorelektrode (109) und der Gateelektrode (105) befindlichen Abschnitt des Gateisolationsfilms (104) ausgebildet ist.
10. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der Ladungsspeicherabschnitt (103b; Ca) zusätzlich eine auf der Kondensatorelektrode (109) aufgebrachte Isolationsfilm-Zwischenschicht (125) aufweist und sich die Gateelektrode (105A, 105B) über die Isolationsfilm-Zwischenschicht (125) erstreckt.

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11. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der Ladungsspeicherabschnitt (103b; Ca) zusätzlich eine auf der Gateelektrode (105) aufgebrachte .Isolationsfilm-Zwischenschicht (110) aufweist und sich die Kondensatorelektrode (109) über diese Isolationsf ilm-Zwischenschicht (110) erstreckt.
12. Speicher nach wenigstens einem der Ansprüche 1 bis 9, gekennzeichnet durch:

eine zweite Gateelektrode (105), die symmetrisch zur ersten Gateelektrode (105) auf dem Gateisolationsfilm (104) derart angeordnet ist, daß der zweite Halbleiterbereich (103a) in der Mitte zwischen der ersten und der zweiten G-iteelektrode (105) liegt und hierbei die zweite Gateelektrode mit ihrem einen Ende an den zweiten Halbleiterbereich (103a) angrenzt und

· inen zweiten Ladungsspeicherabschnitt (103b; Ca), der auf der anderen Seite der zweiten Gateelektrode (105) angeordnet ist und

hierbei die Mittel (B,C;D;BB;DD) zur Ermittlung der Leitfähigkeit eines zwischen dem Substrat (101) und einer Raumladungszone (108) ausgebildeten (zweiten) vergrabenen Kanals (107) ausgelegt sind,wobei die Raumladungszone (108) und demgemäß der vergrabene Kanal (107) im ersten Halbleiterbereich (102) in Abhängigkeit der dem zweiten Ladungsspeicherabschnitt (103b; Ca) zugeführten Menge elektrischer Ladung änderbar ist.
13. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß auch der zweite Ladungsspeicherabschnitt

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(103b; Ca) einen Metall-Isolator-Halbleiterkondensator (Ca) aufweist, dessen Kondensatorelektrode (109) auf dem Gateisolationsfilm (104) im Abstand von der Gateelektrode (105) angeordnet und mit einer vorgegebenen konstanten Spannung (Wc) beaufschlagt ist.
14. Speicher nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß auch der zweite Ladungsspeicherabschnitt (103b; Ca) einen im ersten Halbleiterbereich

(102) ausgebildeten dritten Halbleiterbereich (103b) vom zweiten Leitungstyp (N ) aufweist.
15. Speicher nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der dritte Halbleiterbereich (103b) des zweiten Ladungsspeicherabschnittes (103b; Ca) unter einem zwischen der Kondensatorelektrode (109) und der Gateelektrode (105) liegenden Abschnitt des Gateisolationsfilmes (104) ausgebildet ist.

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16. Halbleiterspeicher, gekennzeichnet

durch :

a) ein Substrat (101),

b) eine Halbleiterschicht (102) eines ersten Leitungstyps p) auf dem Substrat (101) ,

c) einen Gateisolationsfilm (104) auf der Halbleiterschicht (102),

d) eine erste Elektrode (105) auf dem Gateisolationsfilm (104)i

e) einen ersten (103a) und einen zweiten (103b) HaIbleiterbereich, die im Abstand voneinander in der Halbleiterschicht (102) angeordnet und beide vom zweiten Leitungstyp (N ) sind und gemeinsam mit der ersten Elektrode (105) einen Feldeffekttransistor bilden,

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Pat 129/8-81E -6-

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f) eine mit dem ersten Halbleiterbereich (103a) verbundene zweite Elektrode (B;DD) und

g) eine auf einem Abschnitt der Halbleiterschicht (102) angeordnete dritte Elektrode (C;BB), wobei dieser Abschnitt bezüglich des dazwischenliegenden zweiten Halbleiterbereiches (103b) dem ersten Halbleiterbereich (103a) gegenüberliegt, so daß wahlweise eine "1" oder eine "0" entsprechend der Leitfähigkeit eines zwischen dem ersten Halbleiterbereich (103a) auf dem Substrat (101) liegenden Kanals (107) durch Anlegen entsprechender Steuerspannungen an die Elektroden (B;C;BB;DD) speicherbar ist.

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Pat 129/8-81E -7-