KR850006983A - 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 적용한 다이나믹 RAM의 칩 레이 아우트를 도시한 평면도. 제2도는 제1도의 다이나믹 RAM의 메모리 셀 어레이의 일부를 도시한 평면도. 제6도는 제1도의 다이나믹 RAM의 더미 셀 어레이의 일부를 도시한 평면도.

Claims (16)

  1. 다음 사항으로 되는 반도체 메모리 장치. 반도체 기판위에 행 및 열상태로 형성된 다수개의 메모리 셀을 포함한 메모리 어레이. 행상으로 형성된 다수개의 데이터선. 상기 데이터 선은 대응하는 행으로 어레이된 상기 메모리 셀에 결합된다. 열상으로 형성된 다수개의 워드선. 상기 워드선은 대응하는 열 상으로 어레이 된 상기 메모리셀에 결합된다. 그리고, 상기 열 상으로 형성된 다수개의 워드선의 외측에 인접해서, 형성되고, 상기 워드선과 동일 방향으로 연재하며, 상기 워드선과 동일재료로 형성된 배선.
  2. 특허 청구의 범위 제1항에 따른 반도체 메모리, 장치에 있어서, 상기 배선은 고정 전위가 인가 될 수 있도록 마련된다.
  3. 특허청구의 범위 제1항에 따른 반도체 메모리 장치에 있어서, 상기 배선과 인접하는 워드선과의 거리는 상기 각 워드선의 사이의 거리에 유사하다.
  4. 다음 사항으로 되는 반도체 메모리 장치. 반도체 기판위에 행 및 열상태로 형성된 다수개의 메모리 셀을 포함한 메모리 셀 어레이. 상기 각 메모리 셀은 전하를 축적하기 위한 캐파시터와 이에 직열로 접속된 다수개의 데이터 선. 상기 데이터선은 대응하는 행으로 어레이 된 상기 MISFET에 결합된다. 열 상으로 형성된 다수개의 워드선 상기 워드선은 대응하는 열상으로 어레이 된 상기 MISFET에 결합된다. 그리고, 상기 MISFET에 접속된 다수개의 워드선의 외측에 입접하여 형성되고, 상기 워드선과 동일 방향으로 연재하며, 상기 워드선과 동일 재료로 형성된 배선.
  5. 특허청구의 범위 제4항에 따른 반도체 메모리 장치에 있어서, 상기 배선은 고정전위가 인가 될수 있도록 마련된다.
  6. 특허청구의 범위 제4항에 따른 반도체 메모리 장치에 있어서, 상기 배선과 인접하는 워드선과의 거리는 상기 각 워드선의 사이의 거리에 유사하다.
  7. 특허청구의 범위 제5항에 따른 반도체 메모리 장치에 있어서, 상기 캐파시터는, 그 한쪽의 전극으로서 상기 반도체 기판위에 형성된 도체층을 가지며, 상기 도체층은 상기 메모리 셀 어레이 내의 각 메모리 셀에 공통의 전극이다. 상기 워드선의 일부 및 상기 배선의 일부는 상기 도체층 위에 형성된다. 상기 배선의 다른 부분은, 상기 반도체 기판위에 형성된 얇은 절연막 위에 연재된다. 상기 얇은 절연막 위의 상기 배선에 인접하는 부분의 상기 반도체 기판 표면에, 상기 MISFET의 소오스, 드레인 영역과 동일한 제의 반도체 영역이 형성된다.
  8. 특허청구의 범위 제7항에 따른 반도체 메모리 장치에 있어서, 상나 캐파시터는 다른 쪽의 전극으로서 상기 반도체 기판내에 형성된 제2의 반도체 영역을 갖는다. 상기 얇은 절연막위에 형성된 상기 배선 아래의 반도체 기판에 제3의 반도체 영역이 형성된다. 상기 제3의 반도체 영역은 상기 제2의 반도체 영역과 동일하다. 상기 제3의 반도체 영역은 상기 제1의 반도체 영역에 연속해서 형성된다.
  9. 특허청구의 범위 제8항에 따른 반도체 기억 장치에 있어서, 상기 제1의 반도체 영역은, 상기 메모리 셀 어레이에 인접해서 마련된 까드 링에 접속한다.
  10. 다음 사항으로 되는 반도체 메모리 장치. 반도체 기판위에 행 및 열 상태로 형성된 다수개의 메모리 셀을 포함한 메모리 셀 어레이. 상기 각 메모리 셀은 전하를 축적하기 위한 제1의 캐파시터와, 이에 직열로 접속된 제1의 MISFET를 포함한다. 반도체 기판위에 형성된 다수개의 기준 레벨 발생용의 더미셀을 포함하는 더미 셀 어레이 상기 각 더미 셀은, 전하를 축적하기 위한 제2의 캐파시터와, 이에 직열 접속된 제2의 MISFET와, 상기 제2의 캐파시터에 축적된 전하를 방출하기 위한 제3의 MISFET를 포함한다. 행상으로 형성된 다수개의 데이터선. 상기 데이터 선은 대응하는 행으로 어레이 된 상기 제1의 MISFET 및 상기 제2의 MISFET에 결합된다. 열상으로 형성된 다수개의 워드선. 상기 워드선은 대응하는 열상으로 어레이 된 상기 제1의 MISFET 및 상기 제2의 MISFET에 결합된다. 상기 제1의 MISFET에접속된 다수개의 워드선의 외측에 인접하여 형성되고, 상기 워드선과 같은 재료로 형성된 제1의 배선; 그리고, 상기 제2의 MISFET에 접속된 워드선에 인접해서 형성되고, 상기 워드선과 같은 방향으로 연재하여, 상기 워드선과 같은 재료로 형성된 제2의 배선.
  11. 특허청구의 범위 제10항에 따른 반도체 메모리 장치에 있어서, 상기 제1및 제2의 배선은 고정전위가 인가 될 수 있도록 마련된다.
  12. 특허청구의 범위 제10항에 따른 반도체 메모리 장치에 있어서, 상기 제1및 제2의 배선과 인접하는 워드선과의 거리는 상기 각 워드선의 사이의 거리에 유사하다.
  13. 특허청구의 범위 제11항에 따른 반도체 메모리 장치에 있어서, 상기 제2의 캐파시터는, 그 한쪽의 전극으로서 상기 반도체 기판위에 형성된 도체층을 가지며, 상기 도체층은 다수개의 더미셀에 공통의 전극이다. 상기 제2의 MISFET에 접속된 상기 워드선의 일부는, 상기 도체층 위에 형성된다. 상기 제2의 배선은 상기 도체층 위에 형성된다.
  14. 특허청구의 범위 제13항에 따른 반도체 메모리 장치에 있어서, 상기 제3의 MISFET에 접속되는 제3의 배선이, 상기 제2의 MISFTE에 접속된 워드선에 입접하고, 또한 상기 도체층이 존재하지 않은 영역에 형성된다. 상기 제3의 배선은, 상기 워드선과 같은 방향으로 연제하고, 상기 워드선과 같은 재료로 형성된다. 상기 제2의 MISFET에 접속된 워드선과, 상기 제3의 배선과의 사이에, 상기 제2의 배선이 마련된다.
  15. 다음 사항으로 되는 반도체 메모리 장치. 반도체 기판위에 행 및 열 상태로 형성된 다수개의 메모리셀을 포함하는 메모리셀 어레이. 열 상으로 형성된 다수개의 워드선. 상기 워드선은 대응하는 열상으로 어레이된 상기 메모리셀에 결합된다. 상기 워드선 위에 행 상으로 형성된 다수개의 데이터 선. 상기 데이터선은 대응하는 행으로 어레이된 상기 메모리 셀에 결합된다. 상기 데이터선과 상기 메모리 셀을 결합하기 위해서, 상기 워드선과 상기 데이터선 과의 사이에 마련된 충간 절연막에, 드라이 엣칭에 의해서 형성된 콘택트 홀, 그리고, 상기 콘택트 홀 형성용 레지스트 막이 상기 다수개의 워드선 중의 끝의 워드선 위에서 얇어지는 것을 방지하기 위하여 상기 열상으로 형성된 다수개의 워드선의 외측에 인접해서 형성한 막.
  16. 특허청구의 범위 제15항에 따른 반도체 메모리 장치에 있어서, 상기 막은, 상기 워드선과 같은 방향으로 연재하고, 상기 워드선과 같은 재료로 형성된 배선이다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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