KR940006267A - 다이나믹형 반도체 기억장치 및 그 제조방법 - Google Patents

다이나믹형 반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

본 발명은, 개량된 오프 비트선방식의 레이아웃을 갖춘 다이나믹형 반도체 기억장치 및 그 제조방법에 관한 것이다.
본 발명은, 1개의 비트(BL)상에 설치된 복수의 비트선 콘택트(1)를 인접하는 워드선 (WL)간에 1개 간격으로 배치하고, 1개의 상기 비트선(BL)상에 설치된 복수의 상기 비트선 콘택트(1)를 인접하는 다른 비트선(BL)상에 설치된 상기 비트선 콘택트(1)가 배치되어 있는 인접하는 상기 워드선(WL)간 이외의 인접하는 상기 워드선(WL)간에 1개 간격으로 배치하도록 하였다.

Description

다이나믹형 반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 다이나믹형 반도체 기억장치의 비트선 콘택트의 배치를 나타낸 도면,
제2도는 제1도의 비트선 콘택트의 배치에 따른 셀어레이의 레이아웃의 일례를 나타낸 도면,
제3도는 제2도의 셀어레이의 1개를 취출하여 나타낸 도면,
제4도는 제2도의 셀어레이에 있어서 감지증폭기의 배치도,
제5도는 제2도의 레이아웃에 따른 다이나믹형 반도체 기억장치의 제조공정을 나타낸 도면,
제6도는 제2도의 레이아웃에 따른 다이나믹형 반도체 기억장치의 제조공정을 나타낸 도면.

Claims (2)

  1. 반도체기판과, 이 반도체기판상에 형성된 MOS트랜지스터 및 캐패시터로 이루어진 복수의 메모리셀, 상기 반도체기판상에 형성된 복수의 워드선, 이 워드선에 교차되도록 상기 반도체기판상에 형성된 다수의 비트선 및,이 각 비트선상에 설치되면서 2개의 상기 메모리셀에 공유되는 복수의 비트선 콘택트를 구비하여 구성되어, 상기 각 비트선의 1개의 비트선상에 설치된 복수의 상기 비트선 콘택트가 인접하는 상기 워드선간에 1개 간격으로 배치되고, 1개의 상기 비트선상에 설치된 복수의 상기 비트선 콘택트는 인접하는 다른 비트선상에 설치된 상기 비트선 콘택트가 배치되어 있는 인접하는 상기 워드선간 이외의 인접하는 상기 워드선간에 1개 간격으로 배치되어 있는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  2. 반도체기판에 LOCOS법 및 트렌치분리법에 의해 소자분리영역을 형성하는 공정과, 상기 소자분리에 의해 형성된 소자영역에 CMOS트랜지스터를 형성하는 공정, 상기 CMOS트랜지스터 단차를 폴리싱에 의해 평탄화하는 공정, 축적전극 콘택트를 형성하기 위한 제1매립플러그를 형성하고, 이 플러그를 피복하는 공정, 비트선 콘택트를 형성하는 공정, 상기 비트선을 형성하는 공정, 상기 비트선상 층간절연막을 폴리싱에 의해 평탄화하는 공정, 비트선간 스페이스로부터 작은 접촉구멍을 비트선간에 형성하여 상기 제1매립플러그와 접속되는 제2매립플러그를 형성하는 공정, 상기 제2매립플로그와 접속되는 원통형 축적전극을 형성하는 공정, 캐패시트 절연막 및 플레이트 전극을 형성하는 공정, 상기 플레이트 전극상 층간절연막을 폴리싱에 의해 평탄화하는 공정 및, 제1 및 제2금속배선을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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